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発明の名称 SRAM回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2001−6370(P2001−6370A)
公開日 平成13年1月12日(2001.1.12)
出願番号 特願平11−170476
出願日 平成11年6月17日(1999.6.17)
代理人 【識別番号】100081433
【弁理士】
【氏名又は名称】鈴木 章夫
【テーマコード(参考)】
5B015
【Fターム(参考)】
5B015 HH01 JJ11 JJ21 KA04 KA13 KA33 KA37 PP01 PP02 
発明者 高橋 弘行
要約 目的


構成
特許請求の範囲
【請求項1】 一対のドライバトランジスタと、一対のアクセストランジスタでメモリセルが構成され、n個(nは2以上の整数)の前記メモリセルが1つのデジット線対に縦続接続されているSRAM回路であって、前記メモリセルが選択されたときにメモリセルに流れる電流Ionと、前記メモリセルが非選択のときにメモリセルに流れる電流Ioffと、前記メモリセルの個数nとの間に、(1)式を満たす関係が存在することを特徴とするSRAM回路。
Ion>K・(n−1)・Ioff…(1)
(ここで、Kは1以上の自然数)
【請求項2】 前記デジット線対は複数のメモリセル単位でその長さ方向に分割されており、各分割されたデジット線対に接続される前記メモリセルが前記(1)式の関係を満たしていることを特徴とするSRAM回路。
【請求項3】 前記一対のドライバトランジスタは、ゲート及びドレインが互いに交差接続されたNMOSトランジスタで構成され、前記一対のアクセストランジスタはそれぞれ各デジット線と前記ドライバトランジスタのドレインとの間にソース・ドレインが接続され、かつワード線にそれぞれのゲートが接続されたPMOSトランジスタで構成されることを特徴とする請求項1又は2に記載のSRAM回路。
【請求項4】 前記Kの値が、1〜10である請求項1ないし3のいずれかに記載のSRAM回路。
【請求項5】 前記デジット線対にはそれぞれプリチャージ回路が接続され、前記デジット線対に接続されているメモリセルが非選択の時に、当該デジット線対には前記プリチャージ回路によって所定の電位が印加されることを特徴とする請求項1ないし4のいずれかに記載のSRAM回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明はSRAM(スタチック・ランダム・アクセス・メモリ)回路に関し、特にメモリセルとして4つのMOSトランジスタで構成した4Trメモリセルを用いたSRAM回路に関する。
【0002】
【従来の技術】近年における半導体記憶装置のメモリ容量の増大要求に伴い、SRAM回路ではメモリセルを構成するトランジスタの数を低減し、メモリセルの集積度を向上することが検討されている。従来、SRAMのメモリセルとしては、一対のドライブトランジスタと、一対のアクセストランジスタと、負荷としての2つのトランジスタの合計6個のトランジスタからなる6Trメモリセルが実用化されている。なお、前記負荷トランジスタとして抵抗を利用する場合もあるが、ここではこの種のメモリセルを含めて6Trメモリセルと称する。このような、負荷トランジスタあるいは負荷抵抗を通してメモリセル内のノードの電位を保持する構成の6Trメモリセルに対して、負荷トランジスタや負荷抵抗を省略した4Trメモリセルが提案されており、メモリセルの集積度の向上、メモリ容量の増大が図られている。この4Trメモリセルは、例えば、特開平5−62474号公報に記載されている。
【0003】図3は4Trメモリセルの回路図であり、一対のNMOSトランジスタからなるドライバトランジスタNMOS1,NMOS2はゲートとドレイン間が交差接続されてフリップフロップを構成し、各ソースはGND(接地)に接続される。また、前記一対のドライバトランジスタNMOS1,NMOS2の互いの交差接続点であるノードN1,N2と、メモリセルに対して対をなすデジット線D,/Dの間にはそれぞれPMOSトランジスタからなるアクセストランジスタPMOS1,PMOS2のソース・ドレイン間が接続される。また、前記各アクセストランジスタPMOS1,PMOS2のゲートは同一のワード線WLに接続されている。
【0004】この4Trメモリセルでは、データの読み出し時は、選択されるメモリセルのワード線WLが低電位とされ、アクセストランジスタPMOS1,PMOS2がオン状態とされる。したがって、ドライバトランジスタNMOS1,NMOS2で構成されるフリップフロップの各ノードN1,N2の電位がそれぞれアクセストランジスタPMOS1,PMOS2を通してデジット線対D,/Dに読み出されることになる。したがって、これらデジット線対D,/Dの電位差を図外のセンスアンプで検出し、かつ増幅して出力することで、選択されたメモリセルに記憶されているデータを読み出すことが可能となる。
【0005】また、データの書き込み時は、選択されるメモリセルのワード線WLが低電位にされ、アクセストランジスタPMOS1,PMOS2がオン状態とされ、ドライバトランジスタNMOS1,NMOS2の各ノードN1,N2がそれぞれのデジット線D,/Dに接続される状態となる。この状態で、低電位としたい側のノードのデジット線を低電位とすることにより、当該ノードが高電位だった場合には、当該ノードの電荷がアクセストランジスタを介してデジット線に放電され、フリップフロップが反転し、書き込みが行われる。そして、非選択時における4Trメモリセルのデータ保持は、デジット線対D,/Dに接続されている不図示のプリチャージトランジスタにより両デジット線に電源が供給され、アクセストランジスタのソース・ドレイン間のサブスレッショルドリーク電流により低電位側のノードの電位を維持することにより行われ。例えば、N1が高電位の場合には、NMOS2はオンで低抵抗状態にあり、このときPMOS2に流れるサブスレッショルドリーク電流Ioffとの関係により、N2を低電位に維持するように設計される。因みに、6Trメモリセルでは負荷トランジスタあるいは負荷抵抗を介して電源から供給される電流によりノード電位を維持している。
【0006】このような4Trメモリセルを用いたSRAM回路は、現在においては実用化されていないが、本発明者が実際に4Trメモリセルを用いてSRAM回路を構成したところ、6Trセルに比較してメモリセル面積が低減される分、デバイス構造としては、同一サイズにおけるメモリセル容量が増大したSRAM回路を実現することができた。
【0007】
【発明が解決しようとする課題】しかしながら、このように高集積化、高容量化を達成したSRAM回路について、前記したメモリセルへの書き込み、読み出しを実行したところ、特に、読み出し時にデジット線対に読み出される電位差に十分な値が得られず、データの読み出し速度が遅く、場合によってはデータの読み出しが困難な場合が生じることが確認された。そこで、従来の6TrメモリセルのSRAM回路を参照すると、6TrメモリセルのSRAM回路においては、デジット線を長くしてデジット線に接続されるメモリセルの数を増加させることで前記したメモリ容量の増加を図っているが、デジット線を長くすることによりデジット線の負荷容量が大きくなり、特に、読み出し時に一対のデジット線間に生じる電位差がセンスアンプに要求される電位差に達するまでの時間が長くなり、読み出し速度の高速化が困難になる。そのため、例えば、特開平8−287691号公報に記載のように、デジット線を長さ方向に分割してデジット線の負荷容量を低減し、読み出しの高速化を実現したSRAM回路も提案されている。
【0008】したがって、このような6Trメモリセルにおける高速化読み出し技術に基づいて、本発明者が前記した4TrメモリセルのSRAM回路についても同様にデジット線を長さ方向に分割してデジット線の負荷容量を低減することを試みたが、それでもデジット線対間の電位差に十分なものが得られず、読み出し不能が生じたり、あるいは読み出し速度が低い等の不具合が生じ、結果として高い読み出し速度でかつ高集積度のSRAM回路を実現することは困難であった。
【0009】本発明の目的は、このような4Trメモリセルで構成されるSRAM回路を実現した場合におけるデータの読み出し不良を防止するとともに、さらにはデータの高速な読み出しを可能にしたSRAM回路を提供するものである。
【0010】
【課題を解決するための手段】本発明は、一対のドライバトランジスタと、一対のアクセストランジスタでメモリセルが構成され、n個(nは2以上の整数)の前記メモリセルが1つのデジット線対に縦続接続されているSRAM回路であって、前記メモリセルが選択されたときにメモリセルに流れる電流Ionと、前記メモリセルが非選択のときにメモリセルに流れる電流Ioffと、前記メモリセルの個数nとの間に、(1)式を満たす関係が存在することを特徴とする。
Ion>K・(n−1)・Ioff…(1)
(ここで、Kは1以上の自然数である)
【0011】本発明においては、前記デジット線対は複数のメモリセル単位にその長さ方向に分割されており、前記分割されたデジット線対に接続される前記メモリセルが前記(1)式の関係を満たす構成としてもよい。また、前記4Trメモリセルにおける前記一対のドライバトランジスタは、ゲート及びドレインが互いに交差接続されたNMOSトランジスタで構成され、前記一対のアクセストランジスタはそれぞれ各デジット線と前記ドライバトランジスタのドレインとの間にソース・ドレインが接続され、かつワード線にそれぞれのゲートが接続されたPMOSトランジスタで構成される。また、前記Kの値を、K=1〜10とすることが好ましい。
【0012】本発明によれば、1つのデジット線対に接続される4Trメモリセルが前記(1)式を満たしていれば、選択されたメモリセルを読み出す際のデジット線対間における選択メモリセルに流れる電流Ionと、他の非選択メモリセルに流れるリーク電流Ioffとによって当該デジット線対間に電位差を生じさせることが可能となり、データの読み出しが可能となる。因みに、前記(1)式を満たしていないときには、選択されたメモリセルを読み出す際のデジット線対間における前記電流IonとIoffとによって当該デジット線対間に電位差が生じない状態、あるいは電位差が反転する状態となり、データの読み出しは不可能である。
【0013】
【発明の実施の形態】次に、本発明の実施形態を図面を参照して説明する。図1は本発明のSRAM回路の全体構成を示すブロック図である。4TrメモリセルをXY方向に配列したメモリセルアレイMCAは、ここではn個のセルブロックCB1〜CBnに分割されており、各セルブロックCB1〜CBnには、それぞれ複数本のワード線WLと複数対のデジット線対D,/Dがそれぞれ配設されている。前記ワード線WLにはXデコーダXDECからのX選択信号Xが入力され、XデコーダXDECに入力されるXアドレスA0X〜AnXに基づいていずれかのワード線が選択され、選択されたワード線が低電位となる。また、前記デジット線対D,/Dには、プリチャージ回路PRI、カラムスイッチ回路CS、センスアンプ回路SAが接続されており、YデコーダYDECに入力されるYアドレスA0Y〜AnYに基づいて出力されるY選択信号Yによって前記カラムスイッチ回路CSがいずれかのデジット線対D,/Dを選択し、選択されたデジット線対D,/Dの電位差をセンスアンプ回路SAに出力する。前記センスアンプ回路SAはデータバスDBに接続されており、前記データバスDBにはリード/ライト信号R/Wが入力されるセンスアンプライトバッファSAWBと、データDATAが入力されるI/OバッファIOBが接続され、外部との間でデータDATAを入出力可能とする。また、前記各部をクロック信号CLKに同期して駆動するためのパルス発生回路PGが設けられる。
【0014】図2は前記メモリセルアレイMCAの各セルブロックにおける1つのデジット線対の構成を示す回路図である。前記メモリセルアレイMCAを構成する個々のメモリセルMCは、図3を参照すると、一対のNMOSトランジスタからなるドライバトランジスタNMOS1,NMOS2と、一対のPMOSトランジスタからなるアクセストランジスタPMOS1,PMOS2とで構成されている。前記ドライバトランジスタNMOS1,NMOS2はゲートとドレイン間が交差接続されてフリップフロップを構成し、各ソースはソース電源VSS、ここでは接地(GND)に接続される。また、前記一対のドライバトランジスタNMOS1,NMOS2の互いに交差接続点であるノードN1,N2と、メモリセルに対して対をなすデジット線D,/Dの間にはそれぞれ前記アクセストランジスタPMOS1,PMOS2のソース・ドレイン間が接続される。また、前記各アクセストランジスタPMOS1,PMOS2のゲートは同一のワード線WLに接続されている。
【0015】図2において、前記プリチャージ回路PRIは、ソース・ドレインをそれぞれのデジット線D,/Dに直列接続した一対のPMOSトランジスタPMOS11,PMOS12で構成されており、各PMOSトランジスタPMOS11,PMOS12のゲートは共通接続されてプリチャージ信号Pが入力され、プリチャージ信号Pが低電位のときに各PMOSトランジスタPMOS11,PMOS12がオン状態とされる。前記カラムスイッチ回路CSも同様にソース・ドレインをそれぞれのデジット線に直列接続した一対のPMOSトランジスタPMOS21,PMOS22で構成されており、各PMOSトランジスタPMOS21,PMOS22のゲートは共通接続されてY選択信号/Yが入力され、Y選択信号/Yが低電位のときにデジット線D,/Dが選択され、センスアンプ回路SAに接続される。前記センスアンプ回路SAは、ここでは説明は省略するが、選択されたデジット線対D,/Dから読み出したそれぞれの電位の電位差を増幅し、センスアンプ活性信号SEが入力された時点での電位差を検出することにより、各デジット線対D,/Dの電位状態を検出し、これにより択されたメモリセルのデータを読み出している。
【0016】以上の構成のSRAM回路の動作を説明する。図1を参照して、メモリセルアレイMCAからいずれかのセルブロックCB1〜CBnのメモリセルを選択する場合には、入力されるXアドレスA0X〜AnXに基づいてXデコーダXDECからX選択信号がいずれかのワード線WLに低電位が出力される。また、同時に入力されるYアドレスA0Y〜AnYに基づいてYデコーダYDECからY選択信号がカラムスイッチ回路CSに入力され、低電位が出力される。これにより、カラムスイッチ回路CSが選択的にオンし、そのオンしたデジット線対D,/Dが選択され、センスアンプ回路SAに接続される。また、メモリセルの選択を行わないタイミング時には、プリチャージ信号Pを低電位とし、プリチャージ回路PRIをオンすることで、デジット線対D,/Dにはプリチャージ電圧が印加される。このとき、カラムスイッチ回路CSはオフである。このため、非選択状態にある各メモリセルMCは、アクセストランジスタとしてのPMOSトランジスタPMOS1,PMOS2をリークする電流によって高電位側のノードの電位が保持される。
【0017】そして、データの書き込み時は、選択されるメモリセルのワード線WLが低電位にされてアクセストランジスタPMOS1,PMOS2がオン状態とされ、ドライバトランジスタNMOS1,NMOS2の各ノードN1,N2がそれぞれのデジット線D,/Dに接続される状態となる。この状態で、プリチャージ回路PRIをオフ状態とし、カラムスイッチ回路CSによりデジット線D,/Dをセンスアンプ回路SAに接続する。また、R/W選択信号によりセンスアンプ回路SAを切り替え、I/OバッファIOBに入力されるデータDATAをセンスアンプ回路SAからデータバスDBに出力し、選択されたデジット線対D,/Dに供給する。そして、このデジット線D,/Dを通して低電位としたい側のノードのデジット線を低電位とすることにより、当該ノードが高電位だった場合には、当該ノードの電荷がアクセストランジスタPMOS1またはPMOS2を介してデジット線に放電され、ドライバトランジスタNMOS1,NMOS2で構成されるフリップフロップが反転し、書き込みが行われる。
【0018】一方、データの読み出し時は、選択されるメモリセルMCのワード線WLが低電位とされ、アクセストランジスタPMOS1,PMOS2がオン状態とされる。これにより、ドライバトランジスタNMOS1,NMOS2の各ノードN1,N2がそれぞれのデジット線D,/Dに接続される状態となる。したがって、ドライバトランジスタNMOS1,NMOS2で構成されるフリップフロップの各ノードN1,N2の電位がそれぞれアクセストランジスタPMOS1,PMOS2を通してデジット線対D,/Dに読み出されることになる。したがって、これらデジット線対D,/Dの電位差をセンスアンプ回路SAで検出し、かつ増幅して出力することで、選択されたメモリセルMCに記憶されているデータを読み出すことが可能となる。
【0019】ここで、前記デジット線対D,/Dにn個のメモリセルMC1〜MCnが縦続接続されており、そのメモリセルの個数nは、個々のメモリセルが選択されたときにデジット線とGNDとの間に流れる電流をIonとし、各メモリセルが非選択のときにデジット線とGNDとの間に流れるリーク電流をIoffとした場合に、Ion>K・(n−1)・Ioff …(1)
を満足する個数nとする。ここで、Kはメモリセルを構成するドライバトランジスタ、アクセストランジスタの特性、とくに各トランジスタのオン電流とソース・ドレイン間のリーク電流によって設定される値であり、1以上の自然数である。
【0020】前記(1)式について説明する。4Trメモリセルでは前述のように、メモリセルの非選択時はアクセストランジスタのリーク電流によりノード電位の情報を保持する。例えば、図2のメモリセルMC2において、ノードN2が高電位だとこれに接続されているNMOS1がオン状態になり、この時にPMOS1に流れるリーク電流との比でN1を低電位にしている。このリーク電流は前述したIoffのことであり、ここでは仮称として非選択メモリセル電流Ioffと呼ぶことにする。一方、読み出し時に選択されたメモリセルは、例えば図2のメモリセルMC1においてノードN1に高電位情報が記憶されていると、NMOS2はオン状態であるので、ワードWL1の電位が下がりアクセストランジスタPMOS2がオンすると、PMOS2、NMOS2を介してデジット線/DからGND側に電流が流れる。この電流を選択メモリセルIonと称する。ここで、図2に示すように、一対のデジット線に複数のメモリセルが接続されていると、読み出し選択されたメモリセルは、その低電位側ノードに接続される方のデジント線にIonの電流を流し、選択されなかったメモリセルは、その低電位側ノードに接続されているデジット線にIoffの電流を流すことになる。
【0021】したがって、図2のようにデジット線対D,/Dにn個のメモリセルMC1〜MCnが縦続接続されたメモリセルアレイを考えたときに、デジット線対D,/Dが選択され、その選択されたデジット線につながるn個のメモリセルMC1〜MCnのうち、選択されたワード線WL1につながる1つのメモリセル、ここではメモリセルMC1が選択された場合に、低電位側であるデジット線/Dでは、選択された1つのメモリセルMC1を通して選択メモリセル電流Ionが流れる。また、これと同時に、高電位側であるデジット線Dでは、(n−1)個の非選択のメモリセルMC2〜MCnに記憶されているデータの値に応じて、すなわち、非選択メモリセルに選択メモリセルとは反対のデータが記憶されているメモリセル、例えばメモリセルMC2には、非選択メモリセル電流Ioffが流れる。このため、このデジット線対D,/Dの電位差を検出するセンスアンプ回路SAでは、デジット線対D,/D間の1個の選択メモリセル電流Ionと、他の最大で(n−1)個の非選択メモリセル電流Ioffによって生じる各デジット線対D,/D間の電位差を検出することになる。
【0022】ここで、図4(a)は、前記nの値が、前記(1)式をみたしているとき、すなわち、選択メモリセル電流Ionが、n−1個の非選択メモリセル電流Ioffの合計に係数Kを乗じた値、すなわちK・(n−1)・Ioffよりも大きい場合の読み出し電位を示しており、今、図2に示した回路において、メモリセルMC1のN1が高電位のとき、すなわちMC1に“1”が記憶されており、また他のメモリセルMC1〜MCnの全てのN2が低電位のとき、すなわち“1”が記憶されている場合には、図4(a)の実線のようになり、デジット線対D,/Dに前記メモリセル電流に伴う電位差ΔV1が生じて読み出しは可能となる。そして、他のメモリセルMC2〜MCnの一部において“0”が記憶されていると、その数が増えるのにしたがって、前記電位差は小さくなる方向に変化して行き、最大で他のメモリセルMC2〜MCnの全てが“0”を記憶しているときには、同図の破線の状態となる。この場合でも、デジット線対D,/D間には電位差が生じるため、所定時間が経過して電位差がΔV0となるタイミングでセンスアンプ回路SAを活性化することで、センスアンプ回路SAによって読み出しが可能になる。この場合、1つのデジット線対D,/Dをその長さ方向に分割して当該デジット線対に接続するメモリセルの個数を低減すれば、各分割したデジット線対における負荷が低減されるため、図4(a)の破線で示す電位差の傾きは大きくなり、所定電位差得るための時間が短くなり、高速な読み出しが可能となる。
【0023】一方、前記nの値が、前記(1)式を満たしていないとき、例えば、選択メモリセル電流Ionが、n−1個の非選択メモリセル電流Ioffの合計に係数Kを乗じた値、すなわち、K・(n−1)・Ioffに等しくなる状態では、図4(b)のように、他のメモリセルMC2〜MCnのうちの一部のみが“0”を記憶している状態では、同図の実線に近い状態となってデジット線対D,/Dの電位差にほぼΔV1が得られるが、他のメモリセルMC2〜MCnの大部分、ないし全てが“0”を記憶している状態では、同図破線で示すように、デジット線対のそれぞれの電位がほとんど等しくなり、デジット線D,/D間の電位差ΔV0がほぼ0となり、実質的にほとんど生じない状態となる。このため、時間が経過してもデジット線対間の電位差が拡大することはなく、センスアンプ回路SAでの読み出しができなくなる。この場合、1つのデジット線対に接続するメモリセルの個数を低減し、あるいはデジット線対を長さ方向に分割してデジット線対の負荷を軽減しても、デジット線対に接続されているメモリセルが前記(1)式を満たさない限り読み出しは不可能となる。もちろん、読み出しの高速化を実現することも不可能である。また、選択メモリセル電流Ionが非選択メモリセル電流Ioffの合計に係数Kを乗じた値よりも小さい場合には、図4(b)における読み出し電位がデジット線対間で反転してしまうことになり、読み出しは不可能である。
【0024】このことから、本発明者が先に4TrメモリセルによりSRAM回路を実現した際において、デジット線を長さ方向に分割して負荷を低減した場合でも、前記(1)式を満たさない数のメモリセルを1つのデジット線対に接続した構成となっていた場合に、前記したようにデータの読み出しの高速化はもとより、データの読み出し自体が困難であったことが説明できる。
【0025】図5は0.18μmルールのLSIの例での前記した4Trメモリセルにおける、選択メモリセル電流Ionと、非選択メモリセル電流(PMOSのオフ電流)Ioffの温度変化による特性を示しており、非選択メモリセル電流Ioffは、NMOSトランジスタのリーク電流Inよりも2桁程度大きいことが判る。また、選択メモリセル電流Ionは、非選択メモリセル電流Ioffに比較して3桁程度大きいことがわかる。このことから、4TrメモリセルのSRAMにおいて、前記(1)式を満たすためには、K=1とした場合でも、1つのデジット線対に接続可能なメモリセルは1000個以下に抑えることが必要である。また、4Trメモリセルを構成するトランジスタ、特にアクセストランジスタを構成するPMOSトランジスタの製造ばらつき等の特性によって、Kの値は1〜10となるため、最小の場合には、1つのデジット線対に100個程度に抑えられることになる。なお、1つのデジット線対に接続する4Trメモリセルの個数が前記(1)式を満たさない場合には、デジット線をその長さ方向に分割し、各分割したデジット線対が前記(1)式を満たすようにSRAM回路を構成することが必要である。
【0026】
【発明の効果】以上説明したように本発明は、4Trメモリセルで構成されるSRAM回路において、1つのデジット線対における選択メモリセル電流が、非選択メモリセル電流の総計よりも大きくなるように、当該デジット線対に接続されるメモリセルの個数を制限し、あるいはその条件を満たすように、デジット線対を長さ方向に分割した構成としているので、選択されたメモリセルを読み出す際のデジット線対間に十分な電位差を確保することができる。これにより、4Trメモリセルを用いたSRAM回路を実現するとともに、読み出し速度の高速度化も実現可能となる。




 

 


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