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発明の名称 メモリ制御回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平11−85625
公開日 平成11年(1999)3月30日
出願番号 特願平9−267869
出願日 平成9年(1997)9月12日
代理人 【弁理士】
【氏名又は名称】加藤 朝道
発明者 川上 拓也
要約 目的


構成
特許請求の範囲
【請求項1】メモリコントローラからのアドレス信号、データ信号、及び制御信号をスイッチを介してメモリに接続し、前記スイッチを外部からの制御信号によりオフすることで、前記メモリコントローラからの前記アドレス信号、データ信号、及び制御信号を前記メモリから切り離し、その状態で、前記メモリは、前記メモリコントローラとの信号の授受に替えて、外部とアドレス信号、データ信号、及び制御信号の授受を行う、ように構成されてなる、ことを特徴とするメモリ制御回路。
【請求項2】CPUとバスを介して接続しメモリとのアクセス制御を行うメモリコントローラと前記メモリとの間のアドレス信号線、データ信号線、及び制御信号線に、通常動作時には導通状態とされ、外部コネクタに加える信号により非導通状態とされるスイッチをそれぞれ挿入し、前記スイッチと前記メモリとの間には、外部からアドレス信号、データ信号、制御信号の授受を行うためのコネクタからの信号線が接続し、前記スイッチを非導通とすることで、前記メモリコントローラからの前記アドレス信号、データ信号、及び制御信号を前記メモリから切り離し、前記メモリコントローラとの信号の授受に替えて、外部からアドレス信号、データ信号、制御信号の授受を行う、ように構成されてなる、ことを特徴とするメモリ制御回路。
【請求項3】前記スイッチがFETスイッチである、ことを特徴とする請求項1又は2記載のメモリ制御回路。
【請求項4】前記FETスイッチのゲート端子が電源電位側に抵抗を介してプルアップされ、通常動作時は前記FETスイッチが導通状態に設定されている、ことを特徴とする請求項3記載のメモリ制御回路。
【請求項5】メモリコントローラからのメモリへのアドレス信号、データ信号、制御信号にFETスイッチを備え、外部コネクタから前記FETスイッチのオン・オフの制御を行い、前記メモリコントローラからの信号を前記メモリから切り離し可能とされ、前記外部コネクタから前記メモリへのアドレス信号、データ信号、制御信号をやりとりすることを可能とした、ことを特徴とするメモリ制御回路。
【請求項6】請求項1乃至5記載のメモリ制御回路を有するデータ処理装置。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、メモリ制御回路に関し、特に、データ処理装置で用いて好適なメモリ制御回路に関する。
【0002】
【従来の技術】従来のメモリ制御回路においては、メモリコントローラとメモリ間の信号は直接接続されている。すなわちCPUとバスを介して接続するメモリコントローラ(メモリ制御装置)からのアドレス信号/データ信号/制御信号はメモリと直接接続されている。
【0003】なお、制御装置のメモリの内容を任意のタイミングで凍結し、表示装置に表示したり外部記憶装置にダンプすることにより、制御装置を停止させることなく制御動作解析を行うことができるようにした装置を提供することを目的として、例えば特開昭60−178548号公報には、予めメモリを二重化しておくという方式が提案されている。
【0004】
【発明が解決しようとする課題】しかしながら、上記した従来技術は下記記載の問題点を有している。
【0005】第1の問題点は、従来のメモリ制御回路においては、CPUやメモリコントローラが故障した場合に、メモリ内容を読みだすことができない、ということである。
【0006】第2の問題点として、メモリを二重化しておく方法では、メモリの実装面積、コストがほぼ倍になってしまうということである。
【0007】したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、CPUやメモリコントローラが故障した場合にも、メモリ内容をダンプすることが可能なメモリ制御回路を提供することにある。
【0008】
【課題を解決するための手段】前記目的を達成するため、本発明のメモリ制御回路は、メモリコントローラとメモリとの間のアドレス信号線、データ信号線、及び制御信号線にスイッチをそれぞれ挿入し、前記スイッチを外部からの制御信号によりオフすることで、前記メモリコントローラからの前記アドレス信号、データ信号、及び制御信号を前記メモリから切り離し、その状態で、前記メモリは、前記メモリコントローラとの信号の授受に替えて、外部とアドレス信号、データ信号、制御信号の授受を行う、ように構成されてなる、ことを特徴とする。
【0009】
【発明の実施の形態】本発明の実施の形態について説明する。本発明のメモリ制御回路は、その好ましい実施の形態において、CPUとバスを介して接続しメモリとのアクセス制御を行うメモリコントローラ(図1の2)とメモリ(図1の3)との間のアドレス信号線、データ信号線、及び制御信号線に、通常動作時には導通状態とされ、外部コネクタに加える信号により非導通状態に切替制御されるスイッチ(図1の1)をそれぞれ挿入し、該スイッチ(図1の1)とメモリ(図1の3)との間には、外部からアドレス信号、データ信号、制御信号の授受を行うためのコネクタ(図1の8)からの信号線が接続し、スイッチ(図1の1)を非導通とすることで、メモリコントローラからのアドレス信号、データ信号、及び制御信号(図1の6)をメモリから切り離し、メモリコントローラとの信号の授受に替えて、外部装置との間でアドレス信号、データ信号、制御信号の授受を行う、ように構成されている。
【0010】このように、本発明の実施の形態においは、メモリコントローラからの制御信号、アドレス信号、データ信号をスイッチを介してメモリと接続し、スイッチの制御と、制御信号、アドレス信号、データ信号の接続を行うための外部コネクタを用意する。そして、メモリコントローラやCPU等が故障した場合に、外部コネクタに接続した代替のメモリ制御回路から、メモリ内容の読み書きを行うことが可能となり、故障発生時の解析が容易とする。また組み込みシステムなどにおいて、データの出力を行うI/O装置がない場合にも、外部コネクタからメモリダンプを採取することが可能となる。
【0011】
【実施例】上記した本発明の実施の形態について更に詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。
【0012】図1は、本発明の一実施例をなすメモリ制御回路の構成を示すブロック図である。図1において、1はFETスイッチ、2はメモリコントローラ、3はメモリ、4はCPU、105はFETスイッチ1のオン・オフを制御する信号(イネーブル信号)を供給する外部コネクタ、6はメモリコントローラ2からメモリ3へのアドレス/データ/制御信号、7はバス(システムバス)、8は外部からメモリ3へのアドレス/データ/制御信号の授受を行うための外部コネクタ、9はプルアップ抵抗である。
【0013】通常の状態では、FETスイッチ1のゲート端子に入力するイネーブル信号はプルアップ抵抗9により“High”レベルとされ、FETスイッチ1は導通状態となり、メモリコントローラ2からのアドレス/データ/制御信号8によってメモリ3のアクセスが行われる。
【0014】CPU4やメモリコントローラ2が故障した場合、外部コネクタ5にメモリ制御回路を接続し、イネーブル信号を“Low”とすることで、FETスイッチ1はオフ状態となり、メモリコントローラ2とメモリ3は切り離され、外部のメモリ制御回路からのアドレス/データ/制御信号8によってメモリ3のアクセスを行うことが可能となる。
【0015】以上説明したように、本実施例によれば、メモリコントローラ2やCPU4等が故障した場合に、外部コネクタ5、8に接続した代替のメモリ制御回路(外部回路装置)からメモリ内容の読み書きを行うこと出来る。またデータの出力を行うI/O装置がない場合にも外部コネクタ8からメモリ3のダンプを採取することが出来るため、故障解析を容易化する。
【0016】
【発明の効果】以上説明したように、本発明のメモリ制御回路によれば、メモリと比較して、安価なFETスイッチとコネクタを追加するだけで、メモリコントローラやCPU等が故障した場合に、外部コネクタに接続した代替のメモリ制御回路からメモリ内容の読み書きを行うことが可能となり、故障発生時の解析を容易化するという効果を奏する。
【0017】また、本発明によれば、組み込みシステムなどにおいて、データの出力を行うI/O装置がない場合にも、外部コネクタからメモリダンプを採取することが可能となり、動作時のメモリ内容を外部から読み書き可能とし、故障発生時の解析を容易化する、という効果を奏する。




 

 


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