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発明の名称 電源装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平8−275516
公開日 平成8年(1996)10月18日
出願番号 特願平7−74279
出願日 平成7年(1995)3月30日
代理人
発明者 佐藤 直基 / 木村 禎久 / 根本 栄治
要約 目的
CPUの故障、暴走が発生したような場合にも電源トランスを駆動するトランジスタに供給されるパルス信号を停止させることにより、電源の出力を停止することができる電源装置を提供することを目的とする。

構成
トランスと、パルス信号に基づいて前記トランスを駆動するトランジスタと、前記パルス信号を制御するための制御装置を有する電源装置において、前記制御装置の異常を検知するとともに異常検知信号を発生する異常検知手段と、前記パルス信号と異常検知信号の論理積を得る論理回路を有し、前記論理回路の出力を前記トランスを駆動するためのトランジスタの入力とするよう構成した。
特許請求の範囲
【請求項1】 トランスと、パルス信号に基づいて前記トランスを駆動するトランジスタと、前記パルス信号を制御するための制御装置を有する電源装置において、前記制御装置の異常を検知するとともに異常検知信号を発生する異常検知手段と、前記パルス信号と異常検知信号の論理積を得る論理回路を有し、前記論理回路の出力を前記トランスを駆動するためのトランジスタの入力とすることを特徴とする電源装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本願発明は、CPU等からなる制御装置によってパルス信号のデュ−ティ比の変更、ON/OFFを制御するごとく構成された電源装置に関するものである。
【0002】
【従来の技術】従来、特開昭53−50455号、特開昭54−1294566号、特開平5−119552号、特開平5−316634号公報に記載されているように、電源装置に異常が発生した場合にソフトウェアにより当該異常に対応するよう構成された装置が知られている。
【0003】
【発明が解決しようとする課題】しかしながら、上述のごとき従来技術においては、電源の異常をソフト的に処理し、過電流等を停止するものであるため、例えば、CPUそのものが暴走したような場合、及びCPUがハ−ド的に故障した場合には、これに対応することが出来なかった。
【0004】本願発明は、かかる技術課題を解決するものであって、その目的とするところは、CPUの故障、暴走が発生したような場合にも電源トランスを駆動するトランジスタに供給されるパルス信号を停止させることにより、電源の出力を停止することができる電源装置を提供することにある。
【0005】
【課題を解決するための手段】本願発明はかかる目的を達成するために、トランスと、パルス信号に基づいて前記トランスを駆動するトランジスタと、前記パルス信号を制御するための制御装置を有する電源装置において、前記制御装置の異常を検知するとともに異常検知信号を発生する異常検知手段と、前記パルス信号と異常検知信号の論理積を得る論理回路を有し、前記論理回路の出力を前記トランスを駆動するためのトランジスタの入力とするよう構成した。
【0006】
【実施例】本願発明の一実施例について説明する。図1は、本願発明の一実施例の電源装置である。
【0007】図1に示す電源装置は、AC入力を整流する整流回路D1、整流された脈流電圧を平滑化するコンデンサC1、メイントランスT1、メイントランスT1をスイッチング動作させるためのFET型トランジスタFET1、2次側の出力を整流するダイオ−ドD2、2次側の出力を平滑化するコンデンサC2等によって構成されている。
【0008】さらに、トランジスタFET1のゲ−トに入力するパルス信号のON/OFFを制御するためのCPUとパルス信号発生装置PGとリセットIC1、リセット信号をラッチするラッチ回路1と、パルス信号とリセット信号を入力とし、これらの2つの信号の論理積を得、この論理積の結果を出力する論理回路2、2次側の出力電圧を検出する出力電圧検出回路3、2次側出力電流を検出するための出力電流検出回路4、メイントランスT1に流れる電流を検出するための入力電流検出回路5とを有している。図中符号ADは、それらの検出信号の値をA/D変換するためのA/Dコンバ−タである。尚、パルス信号は1次側、2次側間の絶縁のためパルストランスT2によってFETをON/OFFする。
【0009】A/Dコンバ−タは、出力電圧検出回路3により入力されたフィ−ドバック信号をA/D変換する。CPUは、その値が一定値になるように演算し、パルス信号の振幅、または、周波数を変化させることにより出力電圧を定電圧制御している。さらに、各フィ−ドバック信号をもとに過電流、可電圧を検知することも可能であり、電源出力、負荷側の異常時にはパルス信号を停止させることにより電源の出力を停止させることも可能である。
【0010】CPUの動作は、ウオッチドッグタイマとリセットIC1により監視されている。即ち、本実施例においては、これらによって、異常検出回路が形成される。尚、前述のウオッチドッグタイマとリセットIC1による異常検出回路は当業者にとっては周知のものと介されるので説明は省略する。
【0011】トランスを駆動するトランジスタFE1に供給されるパルス信号は、パルス信号発生器PGからのパルスとリセットIC1により出力されるリセット信号とを論理回路2に与えその結果求められる論理積としてのパルス信号である。尚、トランジスタFET1に入力されるパルス信号がトランスT2を介して入力されるものであることは前述したとおりである。
【0012】CPUが正常動作を行っている場合に、リッセト信号をハイ(High)レベルにすれば、パルス発生器PGからのパルス信号がハイ(High)レベルのときトランジスタFET1が駆動される。即ち、ハイアクティブでトランジスタFET1がスイッチングされる。
【0013】CPUが誤動作した場合を検討する。もし、リセットIC1からなるリセット回路がないとすれば、CPUが誤動作した際には、例えば、パルス信号が常にハイ(High)状態になっているごとく、パルス信号のデュ−ティが広すぎる状態では、メイントランスであるトランスT1が磁気飽和をおこし、トランスT1、及びトランジスタFET1の破壊につながる。
【0014】従って、リセット回路を備えCPUの誤動作時にはリセットIC1からのリセット信号によりCPUをリセットし、パルス信号をハイレベルからロ−レベルにすることにより、CPUが暴走したような誤動作状態においても電源装置の安全回路として機能させることができる。
【0015】このように、CPUがソフト的にエラ−を起こしたような場合であれば、前述のリセット回路のみによっても電源装置の安全を確保することができるが、CPUがハ−ド的に故障したような場合には、リセットIC1によりロ−(Low)レベルのリセット信号が出力されたとしてもパルス信号がロ−レベルになるという保証はない。従って、本実施例においては、前述のように、パルス信号発生器PGからのパルスとリセットIC1により出力されるリセット信号とを論理回路2に与えそのの結果求められる論理積としてのパルス信号によりトランジスタを駆動するようにしたものである。
【0016】図2は、本実施例におけるパルス信号、リセット信号、及び両者の論理積として与えられる信号を図示したものである。尚、図2は、CPUが正常に動作している場合について記載したものである。
【0017】本実施例によれば、CPUがハ−ド的に故障しパルス信号のハイレベルが、ある一定期間継続して出力さると、リセットIC1によってロ−レベルのリセット信号が出力されCPUをリセットするごとく働きかける。一方、前記リッセト信号はラッチ回路1によりロ−レベルが保持され、このロ−レベルの信号が論理積を求める論理回路2の一方の入力とされる。
【0018】従って、CPUがハ−ド的に故障し、リセット信号によてリセットされず、パルス信号がロ−レベルとならい場合であっても、すなわち、論理回路に入力されるパルス信号がどのような状態であっても、ラッチ回路1によって保持されたリセット信号がロ−レベルであれば、論回路2の出力はロ−レベルに維持されため、FET1をOFF状態にすることができ、電源装置の出力を停止させることができるものである。
【0019】
【発明の効果】以上説明したように本願発明によれば、パルス信号を制御するCPUが暴走した場合のみならず、ハ−ド的に故障したような場合であってもパルス信号を停止させ、これをもって、電源装置の出力を停止されることができ、安全な電源装置を得ることができるものである。
【0020】




 

 


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