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発明の名称 電源保護回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平8−33198
公開日 平成8年(1996)2月2日
出願番号 特願平6−168333
出願日 平成6年(1994)7月20日
代理人
発明者 近藤 健彦
要約 目的
電源保護回路に関し、直流出力電圧が負荷ショート等の異常により所定電圧以下に下降したときには負荷への電圧供給を高速に遮断する。

構成
エミッタに電圧Viを入力し、コレクタから出力電圧Voを取り出すトランジスタTRと、同TRのコレクタ電圧が所定電圧を超えるときにはローを出力し、所定電圧以下ではハイを出力する直流出力電圧検知部2と、電圧Viを所定時間遅延させる第1の遅延回路R1、C1と、第1の遅延回路よりの電圧を同極性で出力するバッファアンプ3と、同アンプよりの電圧を所定時間遅延させる第2の遅延回路R2、C2と、第2の遅延回路よりの電圧と検知部2よりの電圧とについて否定論理積の演算をなす第1の演算部4と、バッファアンプよりの電圧と第1の演算部よりの電圧とについて否定論理積の演算をなす第2の演算部5とを備え、負荷ショート時に出力電圧が所定電圧以下に下降したときには前記TRをオフする。
特許請求の範囲
【請求項1】 エミッタに入力直流電圧を印加し、コレクタから直流出力電圧を取り出し、ベース印加電圧で同エミッタとコレクタ間をオン又はオフするようにしてなるスイッチング用トランジスタと、前記トランジスタのコレクタ電圧が所定電圧を超えるときにはローを出力し、同所定電圧以下のときにはハイを出力する直流出力電圧検知部と、前記入力直流電圧を所定時間遅延させる第1の遅延回路と、前記第1の遅延回路よりの電圧が入力され、同極性で出力をなすバッファアンプと、前記バッファアンプよりの電圧を所定時間遅延させる第2の遅延回路と、前記第2の遅延回路よりの電圧と前記直流出力電圧検知部よりの電圧とについて否定論理積の演算をなす第1の演算部と、前記バッファアンプよりの電圧と前記第1の演算部よりの電圧とについて否定論理積の演算をなし、同演算出力を前記トランジスタのベース印加電圧に供するようにした第2の演算部とを備え、負荷等のショートにより前記直流出力電圧が所定電圧以下に下降したときには前記トランジスタをオフするように前記スイッチングトランジスタのベース電圧を制御するようにしたことを特徴とする電源保護回路。
【請求項2】 前記直流出力電圧検知部を、2入力端それぞれに前記直流出力電圧が入力され、双方の入力について否定論理積の演算をなすNANDゲートで構成したことを特徴とする請求項1記載の電源保護回路。
【請求項3】 前記直流出力電圧検知部を、前記直流出力電圧が入力されたインバータ回路で構成したことを特徴とする請求項1記載の電源保護回路。
【請求項4】 前記第1の遅延回路を、一端に前記入力直流電圧が印加された第1の抵抗と、前記第1の抵抗の他端に一端を接続し、他端を接地した第1のコンデンサとで構成し、同第1のコンデンサの両端電圧を遅延出力としたことを特徴とする請求項1記載の電源保護回路。
【請求項5】前記第2の遅延回路を、一端に前記バッファアンプよりの電圧が印加された第2の抵抗と、前記第2の抵抗の他端に一端を接続し、他端を接地した第2のコンデンサとで構成し、同第2のコンデンサの両端電圧を遅延出力としたことを特徴とする請求項1記載の電源保護回路。
【請求項6】前記第1の演算部を、NANDゲートで構成したことを特徴とする請求項1記載の電源保護回路。
【請求項7】前記第2の演算部を、NANDゲートで構成したことを特徴とする請求項1記載の電源保護回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、電源保護回路に係り、より詳細には、負荷に供給する直流出力電圧が、負荷ショート等の異常により所定電圧以下に下降したときには負荷への電圧供給を遮断するようにした電源保護回路に関する。
【0002】
【従来の技術】安定化直流電源等により負荷へ電源供給する場合、負荷ショートの異常から電源回路を保護するため従来より種々の保護回路が使用されている。これら保護回路の基本は、負荷ショート時には電源を遮断、又は電源発生を停止するものである。
【0003】
【発明が解決しようとする課題】本発明は、主に負荷供給電圧が低い場合(5V等)に適し、且つ負荷ショート時には高速に応答するようにした電源保護回路を提供することを目的とする。
【0004】
【課題を解決するための手段】本発明は、エミッタに入力直流電圧を印加し、コレクタから直流出力電圧を取り出し、ベース印加電圧で同エミッタとコレクタ間をオン又はオフするようにしてなるスイッチング用トランジスタと、前記トランジスタのコレクタ電圧が所定電圧を超えるときにはローを出力し、同所定電圧以下のときにはハイを出力する直流出力電圧検知部と、前記入力直流電圧を所定時間遅延させる第1の遅延回路と、前記第1の遅延回路よりの電圧が入力され、同極性で出力をなすバッファアンプと、前記バッファアンプよりの電圧を所定時間遅延させる第2の遅延回路と、前記第2の遅延回路よりの電圧と前記直流出力電圧検知部よりの電圧とについて否定論理積の演算をなす第1の演算部と、前記バッファアンプよりの電圧と前記第1の演算部よりの電圧とについて否定論理積の演算をなし、同演算出力を前記トランジスタのベース印加電圧に供するようにした第2の演算部とを備え、負荷等のショートにより前記直流出力電圧が所定電圧以下に下降したときには前記トランジスタをオフするように前記スイッチングトランジスタのベース電圧を制御するようにした電源保護回路を提供するものである。
【0005】
【作用】
(1)立ち上がり時入力直流電圧が立ち上がっても、トランジスタのベース電圧が所定時間内はハイレベルにあるためにコレクターエミッタ間はオフ状態にあり、直流出力電圧は零である。従って、直流出力電圧検知部の出力はハイとなる。上記直流出力電圧検知部の出力、第1の遅延回路、第2の遅延回路、第1の演算部、及び第2の演算部等によりトランジスタのベース電圧が所定時間後にローレベルとなって同トランジスタがオンする。このオンにより負荷へ直流電圧が供給される一方、直流出力電圧検知部の出力がローレベルに転じる。このローレベルへ転じることでトランジスタのベース電圧がローレベルに維持されることとなり、直流電圧の出力が継続される。
(2)負荷ショート時負荷がショートして直流出力電圧が所定電圧以下になると、直流出力電圧検知部の出力がハイレベルに転じ、これが第1の演算部へ戻され、第2の演算部出力をハイレベルに転じさせ、トランジスタをオフ状態にして負荷への電源供給を遮断する。
【0006】
【実施例】以下、図面に基づいて本発明による電源保護回路を説明する。図1は本発明による電源保護回路の一実施例を示す要部回路図、図2は図1を説明するためのタイミングチャートである。図1において、Viは安定化電源回路等からの入力直流電圧、Voは負荷1へ供給する直流出力電圧、TRは正常時には導通して直流電圧Voを出力し、負荷1等のショート時には同電圧Voの供給を遮断するスイッチング用トランジスタ(以下、「TR」と記す)、2は前記TRのコレクタ電圧Voが所定電圧を超えるときにはローレベル(以下、「L」と記す)を出力し、前記所定電圧以下のときにはハイレベル(以下、「H」と記す)を出力する直流出力電圧検知部、R1とC1とは入力直流電圧Viを所定時間遅延させるための第1の遅延回路、3は第1の遅延回路(R1、C1)よりの電圧が入力され、同極性で出力をなすバッファアンプ、R2とC2とはバッファアンプ3よりの電圧を所定時間遅延させるための第2の遅延回路、4は第2の遅延回路(R2、C2)よりの電圧と直流出力電圧検知部2よりの電圧とについて否定論理積の演算をなす第1の演算部(図ではNANDゲートで構成)、5はバッファアンプ3よりの電圧と第1の演算部4よりの電圧とについて否定論理積の演算をなし、同演算出力を前記TRのベース印加電圧に供するようにした第2の演算部(図ではNANDゲートで構成)である。
【0007】次に、本発明の動作について説明する。安定化電源等からの入力直流電圧Viが図2(Vi)のように立ち上がった場合、直流出力電圧Voは同時には立ち上がらない。これは、TRのベース電圧(図2ハ)がハイレベルにあり、コレクタ(C)ーエミッタ(E)間がカットオフ状態にあるためである。従って、直流出力電圧検知部2の出力はHである(図2ニ)。同直流出力電圧検知部2は、図1ではNANDゲートで構成し、2入力端子に直流出力電圧Voを入力して双方の否定論理積を演算しているが他の方法としてインバータ回路で構成するようにしてもよい。一方、R1とC1とからなる第1の遅延回路によりバッファアンプ3に入力する電圧は入力直流電圧Viに対しR1とC1との時定数で定まる所定時間T1遅れて立ち上がる。従って、その出力も同様にT1遅れる(図2イ)。バッファアンプ3の出力はR2とC2とからなる第2の遅延回路に入力するとともに第2の演算部5の一端にも入力する。
【0008】同第2の遅延回路によりバッファアンプ3の出力はR2とC2との時定数で定まる所定時間T2遅れて立ち上がる。この時間T2遅れた電圧と、直流出力電圧検知部2からフィードバックされる電圧とにつき第1の演算部4で否定論理積の演算を行う。その出力波形は図2ロのようになり、入力直流電圧Viの立ち上がりから(T1+T2)時間遅れてHに立ち上がる信号となる。さらに、前記第1の演算部4の演算出力と、バッファアンプ3の出力とにつき第2の演算部5で否定論理積の演算を行う。その出力波形は図2ハのようになり、第1の演算部4の出力(図2ロ)がHに転じた、そのT3(時間)後にLに転じる信号となる。上記T3は第2の演算部5の応答遅れ時間である。第2の演算部5の出力がLに転じたT4後にTRはオンし、コレクタに電圧Voを出力する(図2Vo)。上記T4はTRがオンするまでの遅れ時間である。電圧Voが出力されると直流出力電圧検知部2の出力は時間T5後にLに転じる(図2ニ)。同検知部2の出力は第1の演算部4へフィードバックされ、その結果、第1の演算部4の出力はHとなり、これにより第2の演算部5の出力はLを維持する(図2ニ、ロ、ハ)。従って、TRはオンを維持し、以降電圧Voの出力が継続する。以上が入力直流電圧Viが立ち上がってから直流出力電圧Voが出力されるまでの動作であり、負荷に何ら異常がないかぎりこの動作で安定する。
【0009】次に、負荷1自体のショート、又は出力Voラインのショートが発生した場合につき説明する(図2T6以降)。なお、上記ショートには完全ショートの他、いわゆる半ショートも含める。時間T6で負荷1等にショートが発生した場合、出力電圧Voは零(又は約零)になる(図2Vo)。これにより、直流出力電圧検知部2の出力は時間T7後にLからHに転じる(図2ニ)。この場合、直流出力電圧検知部2にはスレショルドレベルを設けておき(例えば、約3.5V)、出力電圧Voがこのレベル(電圧)以下ではショート状態とみなしてHを出力するようにする。なお、上記T7は前記T3、T5と同性質の遅れ時間である。直流出力電圧検知部2の出力変化により第1の演算部4の出力は時間T8後にHからLに転じ(図2ロ)、これにより、第2の演算部5の出力が時間T9後にLからHに転じる(図2ハ)。T8、T9は前記T7と同性質のものである。第2の演算部5の出力がHに転じることでTRはオフとなり、負荷への電源供給を遮断する。負荷ショートから時間 T10(数十μs以下)後にTRはオフし(図2Vo、ハ)、以降このオフ状態でホールドされる。
【0010】
【発明の効果】以上説明したように本発明によれば、安定化電源等から負荷へ電源供給している場合に、負荷又は電源出力ライン上にショートが発生したときにはこれを高速に検出し、スイッチング用トランジスタをオフさせて負荷への電源供給を遮断する。これにより、電源回路等を異常状態から短時間のうちに保護することができる。また、本発明は論理ゲートを主要な構成要素とし、前記高速性を有するとともにその構成が簡易である点が特徴である。従って、図1の細線で囲った部分をIC(集積回路)化することも可能であり、小型化することができる。




 

 


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