米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> ローム株式会社

発明の名称 半導体装置およびその製法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平8−55859
公開日 平成8年(1996)2月27日
出願番号 特願平6−188290
出願日 平成6年(1994)8月10日
代理人 【弁理士】
【氏名又は名称】朝日奈 宗太 (外2名)
発明者 熊野 暢
要約 目的
ウェルと素子分離領域との耐圧を向上させ、全体として耐圧の向上した半導体装置およびその製法を提供する。

構成
半導体基板1の表面に該半導体基板1の導電型と異なる導電型のエピタキシャル成長層が形成され、該エピタキシャル成長層に設けられた素子分離領域8により前記エピタキシャル成長層が分離されてウェル2が形成され、該ウェル2に半導体素子が形成される半導体装置であって、前記素子分離領域8は前記エピタキシャル成長層の表層側で狭く、前記エピタキシャル成長層の下層側で広くなるように形成されている。
特許請求の範囲
【請求項1】 半導体基板の表面に該半導体基板の導電型と異なる導電型のエピタキシャル成長層が形成され、該エピタキシャル成長層に設けられた素子分離領域により前記エピタキシャル成長層が分離されてウェルが形成され、該ウェルに半導体素子が形成される半導体装置であって、前記素子分離領域は前記エピタキシャル成長層の表層側で狭く、前記エピタキシャル成長層の下層側で広くなるように形成されてなる半導体装置。
【請求項2】 (a)半導体基板表面の素子分離領域形成場所に該半導体基板の導電型と同一導電型の不純物を導入し、(b)該半導体基板の表面に該半導体基板の導電型と異なる導電型の半導体層を成長してエピタキシャル成長層とし、(c)前記半導体基板表面に導入した不純物が前記エピタキシャル成長層の表面まで均一に拡散して素子分離領域となるように熱処理をすることにより前記エピタキシャル成長層を該素子分離領域により区画してウエルとすることを特徴とする半導体装置の製法。
【請求項3】 前記エピタキシャル成長層を1分間に0.1μm以下の成長レートで成長する請求項2記載の半導体装置の製法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明はICなどの複数個の素子を有する半導体装置およびその製法に関する。さらに詳しくは、各素子が形成されるウェルと素子間分離領域とのあいだの耐圧を向上し、全体として耐圧が向上した半導体装置およびその製法に関する。
【0002】
【従来の技術】従来、パワートランジスタなど個別半導体ではpn接合部の耐圧向上策が種々施されている。たとえば、トランジスタのベース領域とコレクタ領域のpn接合では曲率部や半導体層表面でのpn接合がとくに耐圧に弱く、曲率部ではコレクタ領域の不純物濃度を薄くすることにより空乏層を拡げたり、半導体層表面のベース領域の周囲に隣接してベース領域と同じ導電型でベース領域と電気的に独立したフィールド リミッティング リング(FLR)を設け、空乏層の曲率を緩やかにすることにより耐圧を向上させたりしている。
【0003】一方ICにおいても、その構成素子の高耐圧化に伴って従来の35〜50Vの耐圧から200V程度やそれ以上の高耐圧が要求されてきている。通常のICは図3に一部断面斜視図で一素子部が示されているように、半導体基板1上に設けられたエピタキシャル成長層を素子分離領域(アイソレーション)8で分離してウェル2を形成し、各ウェル2内に設けられたベース領域3、エミッタ領域4、コレクタコンタクト領域5からなるトランジスタなどの各半導体素子が形成される。このウェルの形成は、たとえばつぎのように行なわれる。
【0004】まず、図4(a)に示されるたとえばp型のシリコンなどからなる半導体基板1の表面で、ウェル2(図3参照)の形成場所に埋込層6(図3参照)を形成するためのヒ素などのn型不純物をイオン注入や塗布拡散して埋込層の下層部6aを設け(図4(b)参照)、ついでその両側に素子分離領域8(図3参照)の下層部8aとするため、ボロンなどのp型不純物を導入し(図4(c)参照)、n型半導体層をエピタキシャル成長する(図4(d)参照)。このエピタキシャル成長の際、前述の埋込層6用の不純物および素子分離領域の下層部8aの不純物がエピタキシャル成長層2aの方に拡散し上部に拡がる。
【0005】エピタキシャル成長層2aの形成後、素子分離領域8の形成部の表面にボロンなどのp型不純物8bをイオン注入や塗布拡散などにより導入し(図4(e)参照)、熱処理をして拡散させることによりp型不純物がエピタキシャル成長層の下層に拡散し、素子分離領域の下層部8aと接合して素子分離領域8が形成される(図4(f)参照)。その結果、周囲をp型領域で囲まれた底部に埋込層6を有するn型のウェル2が形成され、ウェル2内に、たとえばp型のベース領域3、n型のエミッタ領域4が形成されることにより、ウェル2をコレクタ領域としたトランジスタが独立して形成される(図3参照)。この素子分離領域8は主として半導体層の表面からの不純物拡散により形成されるため、素子分離領域8は半導体層の表層側で広く、内部で狭いテーパ状になり、ウェル2の下端部に突状部Aが形成される。なお、図3において、5はコレクタ電極とのオーミック接触をうるためのn+ 型の高濃度不純物領域、7はn型のウェル2と半導体基板1および素子分離領域8のp型領域とのpn接合の空乏層の拡がりを示し、通常は10〜20μm程度の幅となる。また、前述の埋込層6や素子分離領域の下層部8aは形成されないばあいもある。
【0006】
【発明が解決しようとする課題】ICにおける各素子の耐圧も、前述の個別半導体装置と同様の対策によりある程度の耐圧を向上させることができるが、ICのばあい個別素子の耐圧が向上しても必ずしもICとしての耐圧の向上にはならない。すなわち、ウェル2はベース領域3とのpn接合のみならず、半導体基板1や素子分離領域8とのあいだにもpn接合が形成されており、とくに図3に示されるように、ウェル2の下端部に突状部Aが形成されており、この部分での耐圧降伏が一番起り易く、ICなどの半導体装置としての耐圧を向上させることができないという問題がある。
【0007】本発明はこのような問題を解決し、ウェルと素子分離領域との耐圧を向上させ、全体として耐圧の向上した半導体装置およびその製法を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明の半導体装置は、半導体基板の表面に該半導体基板の導電型と異なる導電型のエピタキシャル成長層が形成され、該エピタキシャル成長層に設けられた素子分離領域により前記エピタキシャル成長層が分離されてウェルが形成され、該ウェルに半導体素子が形成される半導体装置であって、前記素子分離領域は前記エピタキシャル成長層の表層側で狭く、前記エピタキシャル成長層の下層側で広くなるように形成されている。
【0009】本発明の半導体装置の製法は、(a)半導体基板表面の素子分離領域形成場所に該半導体基板の導電型と同一導電型の不純物を導入し、(b)該半導体基板の表面に該半導体基板の導電型と異なる導電型の半導体層を成長してエピタキシャル成長層とし、(c)前記半導体基板表面に導入した不純物が前記エピタキシャル成長層の表面まで均一に拡散して素子分離領域となるように熱処理をすることにより前記エピタキシャル成長層を該素子分離領域により区画してウエルとすることを特徴とする。
【0010】前記エピタキシャル成長層を1分間に0.1μm以下の成長レートで成長させることが、素子分離領域下層の不純物を確実にエピタキシャル成長層の表面近くまで拡散させることができるため好ましい。
【0011】
【作用】本発明によれば、素子分離領域がエピタキシャル成長層の下層側から表層側に拡散して形成されているため、下層側が広く、表層側が狭く形成されている。そのため、素子分離領域で囲まれるウェルはその素子分離領域で区画される側面が底面に対して鈍角をなすように表層側に延びている。すなわち、ウエル底面の端部は突状部とはならないで緩やかな曲率をなして表層側に延び、電界の集中も和らげられ降伏電圧を向上させることができる。
【0012】その結果、ウェルと素子分離領域とのあいだの耐圧が向上し、半導体装置全体としての耐圧も向上する。
【0013】
【実施例】つぎに、図面を参照しながら本発明の半導体装置およびその製法について説明する。図1は本発明の半導体装置の一実施例の一部断面斜視図、図2はその製造工程を示す図である。
【0014】図1〜2において、1〜8は図3〜4と同じ部分を示す。本発明では、素子分離領域8がエピタキシャル成長層(ウェル2)の下層側で広く表層側で狭く形成されていること、すなわち素子分離領域8との境界であるウェル2の側壁Cは底面Dに対して鈍角αをなして表層側に延びていることに特徴がある。そのためウェル2の底面Dの端部Bは従来のように突状にはならないでなだらかな曲率となり、pn接合に形成される空乏層7もウェル2に沿ってなだらかに延びる。その結果、底面端部Bに電界が集中して端部Bでブレークダウンするという現象がなくなり、ウェル2の周囲での耐圧は全体的に均等となり耐圧が向上する。
【0015】この素子分離領域8を下層側で広く、表層側で狭くなるように形成するには、エピタキシャル成長層(ウェル2)を成長させる前に、半導体基板1の表面で素子分離領域8が形成される場所に従来の素子分離領域の下層部8aの形成より多い量の不純物を導入しておくとともに、エピタキシャル成長層の成長レートを落してゆっくりと成長させ、最後にドライブのための熱処理をすることにより、エピタキシャル成長層の表層側まで下層部8aの不純物が拡散し、エピタキシャル成長層の上層側から不純物を導入する必要がなくなり、表層側が狭い形状の素子分離領域8を形成できる。
【0016】エピタキシャル成長層を成膜する前に半導体基板1の表面に導入する素子分離領域の下層部8a用の不純物量は20μm程度の厚さのエピタキシャル成長層(ウェル2)に拡散したのちの不純物濃度が半導体基板1の不純物濃度(たとえば1015/cm3 程度)と同程度になるのが好ましく、たとえばイオン注入で導入するばあいはドーズ量が従来1×1014〜2×1014/cm2 程度であったのが、3×1014〜6×1014/cm2 程度(打込みエネルギー100keV程度)にすることによりえられる。またエピタキシャル成長層の成長レートは従来は1〜2μm/分程度であったのを0.1μm/分以下にすることにより、エピタキシャル成長層の表層側への拡散が進み、ドライブのための熱処理時間を短縮できるため好ましい。
【0017】なお、埋込層は必ずしも設けられなくてもよい。
【0018】つぎに本発明の半導体装置の具体的な製法を図2を参照しながら説明する。
【0019】まず図2(a)に示される、たとえば不純物濃度が1015/cm3 程度のp型シリコンなどからなる半導体基板1上に、図1に示されるn+ 型の埋込層6を形成するために、たとえばヒ素などの不純物をイオン注入、塗布拡散などにより導入し埋込層の下層部6aを形成する(図2(b)参照)。この不純物の導入は最終的な埋込層6の不純物濃度が、たとえば1018/cm3 程度になるように行う。つぎに、図2(c)に示されるように、前記埋込層の下層部6aの外周に素子分離領域の下層部8aを形成するため、半導体基板1と同一導電型のボロンなどの不純物を導入する。この際、この不純物がエピタキシャル成長層の表面まで拡散したときに不純物濃度が半導体基板1の不純物濃度の1015/cm3 程度と同程度になるように導入する。具体的にはイオン打込みで導入するばあいにはドーズ量3×1014〜6×1014/cm2 、イオン打込みエネルギー100keV程度で導入する。
【0020】つぎに図2(d)に示されるように、不純物濃度がたとえば1015/cm3 程度になるように、n型不純物をドーピングした半導体結晶層をエピタキシャル成長させ、エピタキシャル成長層2aを、たとえば20μm程度形成する。この際エピタキシャル成長する原料ガス(SiH4 など)の流量を、たとえば150〜500cc/分(温度や装置によって変る)に抑え、エピタキシャル成長層2aの成長レートが1分間に0.1μm程度以下となるように制御する。このとき、埋込層の下層部6aはエピタキシャル成長層2a側に拡散し、埋込層6となり、素子分離領域の下層部8aもエピタキシャル成長層2a側に拡散するが、ヒ素の拡散係数はボロンなどに比べて非常に小さく、図2(d)に示されるように、埋込層6は下層のみに形成され、素子分離領域の下層部8aは表層側まで拡散する。
【0021】づきに、1000〜1250℃で5〜10時間程度の熱処理をすることにより、図2(e)に示されるように、エピタキシャル成長層2aの表面まで下層部8aの不純物を拡散して素子分離領域8とし、p型の半導体基板1と素子分離領域8とで囲まれたウェル2が形成される。この素子分離領域8は、エピタキシャル成長前に半導体基板1の表面に導入した不純物をエピタキシャル成長層の表面まで拡散させているため、拡散領域は段々狭まり、図1〜2に示されるように、エピタキシャル成長層の表層側で狭く、下層側で広く形成され、ウェル2の側壁C(図1参照)は底面D(図1参照)に対して鈍角α(図1参照)をなし、なだらかな曲率となり、空乏層7の幅はウェル2の表面側で拡がる。
【0022】なお、このウェル2には、公知の製法により図1に示すベース領域3およびエミッタ領域4、コンタクト領域5からなるトランジスタなどを形成することができる。
【0023】
【発明の効果】本発明の半導体装置によれば、素子分離領域がエピタキシャル成長層の表層側で狭く、下層側で広くなるように形成されているため、ウェルの下端部は鈍角となり、緩やかな曲率となる。その結果、ウェルのエッジ部での電界集中がなくなり、降伏し難くなって、素子の耐圧以上となり、従来に比して2〜2.7倍の高耐圧のICなどの半導体装置をうることができる。
【0024】また、本発明の製法によれば、エピタキシャル成長する前の素子分離領域の下層部形成のための不純物の導入の量を多くし、エピタキシャル成長の成長レートを遅くするだけでよく、特別の工程を必要とすることなく、しかも表層部からの不純物導入の工程が不要となり、そのうえ半導体装置の耐圧を向上させることができる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013