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発明の名称 周波数位相比較器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平8−46497
公開日 平成8年(1996)2月16日
出願番号 特願平6−176316
出願日 平成6年(1994)7月28日
代理人 【弁理士】
【氏名又は名称】佐野 静夫
発明者 藤川 昭夫
要約 目的
本質的に入出力特性に不感帯の生じない周波数位相比較器を提供することを目的とする。

構成
信号FREFはフリップフロップ20とナンド回路11aに、信号FVCOはフリップフロップ21とナンド回路10aに入力し、フリップフロップ20、21の出力はアンド回路23とオア回路11a、11bに入力される。ナンド回路10aの出力はノア回路10cとインバータ10b、抵抗10e、コンデンサ10dで構成された遅延回路で遅らされ、再びノア回路10cの他方の端子に入力される。このノア回路10cの出力はオア回路11a、11bに入力され、それぞれMOSFET26、27を駆動する。
特許請求の範囲
【請求項1】 第1の周期的信号をクロック端子に受けるリセット端子付きの第1のフリップフロップと、第2の周期的信号をクロック端子に受けるリセット端子付きの第2のフリップフロップと、この第2のフリップフロップ及び上記第1のフリップフロップの出力の間の論理演算を行う論理回路と、上記第1の周期的信号と上記第2の周期的信号を受けて、これら両者の論理値が同じ箇所を選んで、所定の幅のパルス信号に変換するパルス発生手段と、このパルス信号を上記第1のフリップフロップと上記第2のフリップフロップのそれぞれの出力に付加するパルス付加手段と、このパルス付加手段の出力を合成する合成手段と、を備え、上記第1のフリップフロップと上記第2のフリップフロップのそれぞれのリセット端子に上記論理回路の出力を結ぶことを特徴とする周波数位相比較器。
【請求項2】 パルス発生手段は、上記第1の周期的信号と上記第2の周期的信号との間の論理演算を行う論理回路と、この論理回路の出力を積分する積分回路と、から成る請求項1に記載の周波数位相比較器。
【請求項3】 第1の周期的信号をクロック端子に受けるリセット端子付きの第1のフリップフロップと、この第1のフリップフロップの出力を所定時間τ1だけ遅延する第1の遅延手段と、第2の周期的信号をクロック端子に受けるリセット端子付きの第2のフリップフロップと、この第2のフリップフロップの出力を所定時間τ2だけ遅延する第2の遅延手段と、この第2の遅延手段及び上記第1の遅延手段の出力の間の論理演算を行う論理回路と、この第2の遅延手段の出力と上記第1の遅延手段の出力を合成する合成手段と、を備え、上記第1のフリップフロップと上記第2のフリップフロップのそれぞれのリセット端子に上記論理回路の出力を結ぶことを特徴とする周波数位相比較器。
【請求項4】 上記所定時間τ1と上記所定時間τ2は、互いに異なることを特徴とする請求項3に記載の周波数位相比較器。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、位相同期ループ回路やモータの位相制御回路に用いるに適した周波数位相比較器に関する。
【0002】
【従来の技術】近年、衛星放送などのディジタル・オーディオの登場によって、異なる標本化周波数で標本化されたオーディオ信号を処理するディジタル・アナログ変換装置が市場を賑わしている。ここで、例えば、衛星放送のディジタル音声の転送レートは、Aモード・ステレオでは約0.8Mビット/秒、Bモード・ステレオでは約1.5Mビット/秒である。このように異なる転送レートに対応するためには、上記装置に送られてくるディジタル音声信号の転送レートに追従する位相同期ループ回路(以下「PLL」と略す)を備える必要がある。このようなPLLには、単なる位相比較機能のみの位相比較器を用いたのでは引き込み範囲が狭くなるため使用できず、周波数比較機能を含めてもつ周波数位相比較器が必需となる。
【0003】このような周波数位相比較器としては、従来、図5に示すような回路を用いることが一般的であった。図5において、20、21はフリップフロップ、22はインバータ、23はアンド回路、26はP型のメタル・オキサイド・セミコンダクタ電界効果型トランジスタ(以下「MOSFET」と略す)、27はN型のMOSFETである。28は電源端子であり、電源VDDに接続されている。
【0004】以上のように構成された従来の周波数位相比較器について、以下にその動作を説明する。Dフリップフロップ20は一方の入力D端子を電源電圧VDDに吊られており、クロック端子Cには信号FREFが入力されている。フリップフロップ20のQ出力端子はノードAを通ってインバータ22に入力され、アンド回路23の一方の入力端子に接続されている。インバータ22の出力はP型MOSFETのゲートに入力される。
【0005】一方、フリップフロップ21も一方の入力D端子を電源電圧VDDに吊られており、クロック端子Cには信号FVCOが入力されている。このフリップフロップ21のQ出力端子はノードBを通ってアンド回路23の他方の入力端子に接続され、かつN型MOSFET27のゲートに入力される。アンド回路23の出力は、フリップフロップ20及び21のリセット入力端子に接続されている。ノードAとBの両方がハイのときにはアンド回路23の出力はハイとなり、フリップフロップ20と21はリセットされる。
【0006】さて、図6には図5の回路の各部の信号波形図を示している。波形FREFはフリップフロップ20の入力であり、波形FVCOはフリップフロップ21の入力である。下の3つの波形A〜Cは、ノードA〜Cにそれぞれ対応する。同図において波形FREFに対して波形FVCOが、区間t1では位相が遅れている場合、区間t2は両者の位相が一致する場合、そして区間t3では位相が進んでいる場合を示す。
【0007】フリップフロップ20及び21のQ端子出力は、MOSFET26と27を制御するのに用いられる。ノードCに現れるこの周波数位相比較器の出力は、MOSFET26だけがオンのとき、即ち区間t1では電源電圧VDDの出力が現れ、MOSFET27だけがオンのとき、即ち区間t3ではグランドの出力が現れ、両方のMOSFET26と27がオフの場合には、即ち区間t2やフリップフロップ20、21のいずれにも入力がない場合には常に高インピーダンス状態となる。
【0008】
【発明が解決しようとする課題】しかしながら、上記の従来の構成では、FREFとFVCOの間の位相差がわずかな場合にはノードA及びBの出力パルス幅が狭いため、MOSFET26及び27の周波数特性如何では出力パルスが消滅する場合があり、これにより入出力特性に図7に示すような不感帯を生じるという問題点がある。
【0009】このような周波数位相比較器を、例えばPLLに用いた場合には入力周波数に対して精度よく追従できなくなるばかりか、不感帯の区間でPLLが見かけ上発振したかのような症状を呈する、即ち「バンバン・モード」が発生することがあるという問題点がある。
【0010】本発明は上記の問題点を解決するもので、本質的に入出力特性に不感帯の生じない周波数位相比較器を提供することを目的とする。
【0011】
【課題を解決するための手段】この目的を達成するために本発明の周波数位相比較器は、第1の周期的信号をクロック端子に受けるリセット端子付きの第1のフリップフロップと、第2の周期的信号をクロック端子に受けるリセット端子付きの第2のフリップフロップと、この第2のフリップフロップ及び上記第1のフリップフロップの出力の間の論理演算を行う論理回路と、上記第1の周期的信号と上記第2の周期的信号を受けて、これら両者の論理値が同じ箇所を選んで、所定の幅のパルス信号に変換するパルス発生手段と、このパルス信号を上記第1のフリップフロップと上記第2のフリップフロップのそれぞれの出力に均等に付加するパルス付加手段と、このパルス付加手段の出力を合成する合成手段とを備え、上記第1のフリップフロップと上記第2のフリップフロップのそれぞれのリセット端子に上記論理回路の出力を結ぶことを特徴とするものである。
【0012】また、第1の周期的信号をクロック端子に受けるリセット端子付きの第1のフリップフロップと、この第1のフリップフロップの出力を所定時間τ1だけ遅延する第1の遅延手段と、第2の周期的信号をクロック端子に受けるリセット端子付きの第2のフリップフロップと、この第2のフリップフロップの出力を所定時間τ2だけ遅延する第2の遅延手段と、この第2の遅延手段及び上記第1の遅延手段の出力の間の論理演算を行う論理回路と、この第2の遅延手段の出力と上記第1の遅延手段の出力を合成する合成手段とを備え、上記第1のフリップフロップと上記第2のフリップフロップのそれぞれのリセット端子に上記論理回路の出力を結ぶことを特徴とするものである。
【0013】
【作用】このような構成によると、パルス発生手段によって第1のフリップフロップ及び第2のフリップフロップを通さずに直接パルスを生成して上記第1のフリップフロップ及び第2のフリップフロップのそれぞれの出力にパルス付加手段によって上記パルスを付加することにより、合成手段を構成するMOSFETを確実に応答させることとなる。
【0014】また請求項3の構成によれば、第1のフリップフロップの出力に第1の遅延手段を、また第2のフリップフロップの出力に第2の遅延手段を設けたことにより、第1のフリップフロップ及び第2のフリップフロップのリセット端子に加わるパルスの伝播が遅れて第1のフリップフロップ及び第2のフリップフロップの出力するパルスの幅が広くなり、合成手段を構成するMOSFETを確実に応答させることとなる。
【0015】
【実施例】以下、本発明の実施例について図面を参照しながら説明する。図1は、本発明の第1の実施例における周波数位相比較器の回路図を示すものである。同図において、フリップフロップ20、21、インバータ22、アンド回路23及びMOSFET26、27は、従来例におけるそれらと同一であり、この部分の詳しい説明は省略する。10はパルス発生回路であり、ナンド回路10a、インバータ10b、ノア回路10c、コンデンサ10d及び抵抗10eから構成される。11はパルス付加回路であり、オア回路11a、11bから構成される。
【0016】以上のように構成された本実施例につき、図2の信号波形図を参照しながらその動作を説明する。信号FREFと信号FVCOは、ナンド回路10aに入力され、その出力はノア回路10cの一方の入力端子とインバータ10bに送られる。インバータ10bの出力は抵抗10eとコンデンサ10dから構成される時定数τ0で遅延され、ノア回路10cの他方の入力端子に送られる。
【0017】これにより、パルス発生回路10の出力には基準信号FREFと目標信号FVCOの両者がハイになった瞬間にパルス幅τ0のパルス信号Dが出力されることとなる。このパルス信号Dは、ノア回路11a、11bの一方の入力端子に入力される。これらノア回路11a、11bの他方の入力端子にはノードA、Bがそれぞれ接続されており、これらノア回路11a、11bの出力E、Fには、それぞれ時間幅τ0のパルス信号Dが付加される。これにより、MOSFET26、27には、位相差が如何に小さくとも、確実に動作するパルス幅の信号を供給することが出来ることとなる。
【0018】以上のように本実施例によれば、出力段を構成するMOSFET26、27が確実に動作するパルスを供給できるので、入出力特性に不感帯を生じることがなくなる。
【0019】図3は、本発明の第2の実施例における周波数位相比較器の回路図を示すものである。同図において、フリップフロップ20、21、インバータ22、アンド回路23及びMOSFET26、27は、従来例におけるそれらと同一であり、詳しい説明は省略する。13は第1の遅延回路、14は第2の遅延回路である。
【0020】以上のように構成された本実施例につき、図4の信号波形図を参照しながらその動作を説明する。第1の遅延回路12は、フリップフロップ20の出力を時間τ1だけ遅延し、第2の遅延回路13は、フリップフロップ21の出力を時間τ2だけ遅延する。このように遅延時間をそれぞれ異ならせる理由は、フリップフロップ20、21の出力からMOSFET26、27への伝達までの時間がマスク上の配置によって異なるため、これを補正するためである。従って、実質的には同一の遅延時間τ3(=τ1=τ2)と考えても良い。
【0021】これにより、アンド回路23によって論理積をとった結果は、時間τ3だけ遅れるので、フリップフロップ20、21のリセットのタイミングはτ3だけ遅れる。その結果、フリップフロップ20、21から出力されるパルスの幅は、それぞれ時間τ3だけ延びることとなる。従って、このような第1の遅延回路13及び第2の遅延回路13を設けたことにより、実質的に第1の実施例におけるパルス発生回路10とパルス付加回路11を設けたのと同様の効果を得ることができる。
【0022】なお、以上の実施例では、論理回路はアンド回路23で構成され、合成手段はインバータ22とMOSFET26、27で構成される。
【0023】なおまた、以上の実施例では、フリップフロップ20、21のリセット端子をハイ・アクティブとしたが、ロー・アクティブとしてアンド回路をナンド回路と置き換えても良い。また、第2の実施例における第1の遅延回路12及び第2の遅延回路13は、ゲート遅延で実現しても良いし、フリップフロップ20、21の出力インピーダンスに対して容量負荷を設けて実現してもよい。その他、本発明は種々変形実施可能である。
【0024】
【発明の効果】以上のように本発明の請求項1の構成の周波数位相比較器では、パルス発生手段によって第1のフリップフロップ及び第2のフリップフロップを通さずに直接パルスを生成して上記第1のフリップフロップ及び第2のフリップフロップのそれぞれの出力にパルス付加手段によって上記パルスを付加することにより、合成手段を構成するMOSFETが確実に動作するパルスを供給できるので、入出力特性に不感帯を生じることがなくなる。
【0025】また、請求項3の構成では、第1のフリップフロップの出力に第1の遅延手段を、また第2のフリップフロップの出力に第2の遅延手段を設けたことにより、第1のフリップフロップ及び第2のフリップフロップのリセット端子に加わるパルスの伝播が遅れて第1のフリップフロップ及び第2のフリップフロップの出力するパルスの幅が広くなり、合成手段を構成するMOSFETを確実に応答させるパルスを供給できるので、入出力特性に不感帯を生じることがなくなる。
【0026】更にまた、集積回路化に際してはマスク上の配置の違いによる遅延時間のずれを補正することができるため、さらに不感帯除去の性能が向上する。
【0027】従って、本発明の周波数位相比較器を、例えばPLLに用いた場合には入力周波数に対して精度よく追従でき、入出力特性の不感帯がないのでバンバン・モードが発生せず、より安定なPLLが構成できる。




 

 


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