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発明の名称 不揮発性メモリ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平8−8408
公開日 平成8年(1996)1月12日
出願番号 特願平6−319922
出願日 平成6年(1994)12月22日
代理人 【弁理士】
【氏名又は名称】古谷 栄男 (外2名)
発明者 西村 清 / 林 秀紀 / 村本 淳 / 淵上 貴昭 / 上野山 博巳
要約 目的
簡易な構成で、非破壊読み出しを行うことのできる不揮発性メモリを提供することを目的とする。

構成
書き込み時には、コントロールゲートCGとメモリゲートMGとの間に電圧を印加する。その印加方向により、強誘電体層32の分極方向が異なる。強誘電体層32がコントロールゲートCG側を正極として分極している場合には、チャネルを形成するためのコントロールゲート電圧VCGは小さくなる(第2の状態に分極)。強誘電体層32がコントロールゲートCG側を負極として分極している場合には、チャネルを形成するためのコントロールゲート電圧VCGは大きくなる(第1の状態に分極)。読み出し時には、コントロールゲートCGに、基準電圧Vrefを印加する。強誘電体層32が第2の状態に分極している場合には、大きなドレイン電流が流れ、強誘電体層32が第1の状態に分極している場合には、小さなドレイン電流しか流れない。このドレイン電流を検出することにより、読み出しを行なうことができる。また、この際、強誘電体層32の記憶内容は破壊されない。
特許請求の範囲
【請求項1】第1導電型のソース領域およびドレイン領域、ソース領域とドレイン領域との間に形成された第2導電型のチャネル領域、チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、下部導電体層の上に形成された強誘電体層、強誘電体層の上に形成された導電体層であるコントロールゲート、を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、各列の同一行の不揮発性メモリ素子のドレイン領域を接続するドレインライン、各列のドレインラインを互いに接続する統合ドレインライン、各列の同一行の不揮発性メモリ素子のメモリゲートを接続するメモリゲートライン、各行の同一列の不揮発性メモリ素子のソース領域を接続するソースライン、各行の同一列の不揮発性メモリ素子のコントロールゲートを接続するコントロールゲートライン、を備えた不揮発性メモリ。
【請求項2】請求項1の不揮発性メモリにおいて、各ドレインラインごとに設けられ、各ドレインラインを統合ドレインラインを介してドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段を設け、対象となる不揮発性メモリ素子の接続されたドレインラインに設けられたドレインスイッチング手段をオンにし、他のドレインスイッチング手段をオフとするように構成したことを特徴とするもの。
【請求項3】請求項1の不揮発性メモリにおいて、さらに各ドレインラインごとに設けられ、各ドレインラインをドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段、各メモリゲートラインごとに設けられ、書き込みのためのHレベルの電圧またはLレベルの電圧を印加するか否かのスイッチングをするメモリゲートスイッチング手段、各ソースラインごとに設けられ、各ソースラインを接地電圧に接続するか否か、または基準電圧に接続するか否かのスイッチングをするソーススイッチング手段、各コントロールゲートラインごとに設けられ、各コントロールゲートラインに基準電圧を印加するか否かのスイッチングをするコントロールゲートスイッチング手段、を備えたもの。
【請求項4】請求項3の不揮発性メモリにおいて、前記メモリゲートスイッチング手段は、さらに、各メモリゲートラインに基準電圧を印加するか否かのスイッチングを行なうものであることを特徴とするもの。
【請求項5】請求項3または請求項4の不揮発性メモリにおいて、不揮発性メモリ素子の各行に対応して設けられ、第1の選択入力を受けて、前記ドレインスイッチング手段をオン・オフさせるとともに、第1の選択入力をメモリゲートスイッチング手段のオン・オフの少なくとも一条件として用いる第1の選択手段、不揮発性メモリ素子の各列に対応して設けられ、第2の選択入力を受けて、前記ソーススイッチング手段およびコントロールゲートスイッチング手段をオン・オフさせる第2の選択手段、を備えたもの。
【請求項6】請求項3、請求項4または請求項5の不揮発性メモリにおいて、何れの行に対しても選択入力が与えられていない場合には、全てのコントロールゲートスイッチング手段をオンにして、基準電圧を与えるようにしたことを特徴とするもの。
【請求項7】請求項1、2、3、4、5または6の不揮発性メモリにおいて、各行の同一列の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴とするもの。
【請求項8】請求項7の不揮発性メモリにおいて、対象となる不揮発性メモリ素子の属する列のコントロールゲート保護スイッチング手段をオンとし、対象となる不揮発性メモリ素子の属する列以外の列のコントロールゲート保護スイッチング手段をオフとして、読み出しおよび書き込み動作を行うことを特徴とするもの。
【請求項9】請求項1、2、3、4、5、6または7の不揮発性メモリにおいて、各列の同一行の不揮発性メモリ素子のメモリゲートは、メモリゲート保護スイッチング手段を介して、メモリゲートラインに接続されていることを特徴とするもの。
【請求項10】請求項9の不揮発性メモリにおいて、対象となる不揮発性メモリ素子の属する列のメモリゲート保護スイッチング手段をオンとし、対象となる不揮発性メモリ素子の属する列以外の列のメモリゲート保護スイッチング手段をオフとして書き込み動作を行うとともに、対象となる不揮発性メモリ素子の属する列のメモリゲート保護スイッチング手段をオフとし、対象となる不揮発性メモリ素子の属する列以外の列のメモリゲート保護スイッチング手段をオンとして読み出し動作を行うことを特徴とするもの。
【請求項11】請求項1の不揮発性メモリに情報を書き込む方法であって、対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに、ゼロよりも大きく、設定最大ドレイン電流に対応する電圧よりも小さい基準電圧を印加し、他のコントロールゲートラインはフローティング状態とし、対象となっていない不揮発性メモリ素子が接続されたメモリゲートラインに、基準電圧を印加するとともに、対象となる不揮発性メモリ素子が接続されたメモリゲートラインに、前記基準電圧よりも大きいHレベルの電圧を印加して、対象となる不揮発性メモリ素子の強誘電体層を第1の状態に分極させるか、または前記基準電圧よりも小さいLレベルの電圧を印加して前記強誘電体層を第2の状態に分極させることにより、情報の書き込みを行うことを特徴とする書き込み方法。
【請求項12】請求項1の不揮発性メモリに書き込まれた情報を読み出す方法であって、前記不揮発性メモリ素子の強誘電体層が第1の状態に分極している場合に第1のドレイン電流を生じ、第2の状態に分極している場合に第2のドレイン電流を生じ、分極していない場合に第1のドレイン電流と第2のドレイン電流との間であって設定最大ドレイン電流より十分小さい値の基準電流を生じるような基準電圧を、対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに印加し、他のコントロールゲートラインはフローティング状態とし、対象となる不揮発性メモリ素子が接続されたメモリゲートラインはフローティング状態とし、他のメモリゲートラインに基準電圧を印加し、ドレインラインに流し得る電流が、前記基準電流よりも小さいか大きいかを判定して、書き込まれた情報を非破壊的に読み出すこと、を特徴とする読み出し方法。
【請求項13】請求項1の不揮発性メモリのスタンバイ方法であって、コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加するスタインバイ方法。
【請求項14】書き込み時には請求項11の書き込み方法を用い、読み出し時には請求項12の読み出し方法を用い、スタンバイ時には請求項13のスタンバイ方法を用いる請求項1の不揮発性メモリの動作方法。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は不揮発性メモリに関するものである。
【0002】
【従来の技術】強誘電体を用いた不揮発性メモリが近年注目を集め、その構造や回路構成が種々提案されている。図32に、米国特許公報4,888,733号に開示された、不揮発性メモリセルの構成を示す。強誘電体キャパシタ2の両側には、トランジスタ18,20が接続されている。トランジスタ18,20のゲートは、ワードライン8に接続されている。また、トランジスタ18のソースはビットライン14に接続され、トランジスタ20のソースはビットライン16に接続されている。
【0003】トランジスタ18,20を導通させるとともに、ビットライン14、16間に電圧を印加すると、強誘電体キャパシタ2が分極する。その後、ビットライン14、16間の電圧印加を止めても、分極状態は保持される。印加する電圧の極性を逆にすることにより、分極の極性を逆にすることができる。これにより、情報を不揮発的に記憶することができる。
【0004】記憶された情報を読み出す場合には、強誘電体キャパシタ2に電圧を印加し、分極状態が反転するかどうかによって、記憶された分極の状態を知ることができる。なお、読み出しによって記憶内容が破壊されるので、読み出しの直後に再書込を行うようにしている。
【0005】また、強誘電体キャパシタを用いた不揮発性メモリとして、2つのキャパシタと2つのトランジスタとによって1セルを構成したものも提案されている(米国特許公報第4,873,664号)。
【0006】
【発明が解決しようとする課題】しかしながら、上記のような従来の不揮発性メモリには、次のような問題点があった。
【0007】第一に、米国特許公報4,888,733号に示されたものでは、1つのセル当たり、強誘電体キャパシタの他に2つのトランジスタが必要であり、構成が複雑であった。同様に、米国特許公報第4,873,664号に示されたものでは、1つのセル当たり、2つの強誘電体キャパシタと2つのトランジスタが必要であり、構成が複雑であった第二に、読出時に記憶内容を破壊してしまうので、再書込が必要であり、制御が複雑となっていた。
【0008】この発明は上記のような問題点を解決して、簡易な構成で、非破壊読み出しを行うことのできる不揮発性メモリを提供することを目的とする。
【0009】
【課題を解決するための手段】請求項1の不揮発性メモリは、第1導電型のソース領域およびドレイン領域、ソース領域とドレイン領域との間に形成された第2導電型のチャネル領域、チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、下部導電体層の上に形成された強誘電体層、強誘電体層の上に形成された導電体層であるコントロールゲート、を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、各列の同一行の不揮発性メモリ素子のドレイン領域を接続するドレインライン、各列のドレインラインを互いに接続する統合ドレインライン、各列の同一行の不揮発性メモリ素子のメモリゲートを接続するメモリゲートライン、各行の同一列の不揮発性メモリ素子のソース領域を接続するソースライン、各行の同一列の不揮発性メモリ素子のコントロールゲートを接続するコントロールゲートライン、を備えている。
【0010】請求項2の不揮発性メモリは、請求項1の不揮発性メモリにおいて、各ドレインラインごとに設けられ、各ドレインラインを統合ドレインラインを介してドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段を設け、対象となる不揮発性メモリ素子の接続されたドレインラインに設けられたドレインスイッチング手段をオンにし、他のドレインスイッチング手段をオフとするように構成したことを特徴としている。
【0011】請求項3の不揮発性メモリは、請求項1の不揮発性メモリにおいて、さらに各ドレインラインごとに設けられ、各ドレインラインをドレイン電流検出手段に接続するか否かのスイッチングをするドレインスイッチング手段、各メモリゲートラインごとに設けられ、書き込みのためのHレベルの電圧またはLレベルの電圧を印加するか否かのスイッチングをするメモリゲートスイッチング手段、各ソースラインごとに設けられ、各ソースラインを接地電圧に接続するか否か、または基準電圧に接続するか否かのスイッチングをするソーススイッチング手段、各コントロールゲートラインごとに設けられ、各コントロールゲートラインに基準電圧を印加するか否かのスイッチングをするコントロールゲートスイッチング手段、を備えている。
【0012】請求項4の不揮発性メモリは、請求項3の不揮発性メモリにおいて、前記メモリゲートスイッチング手段は、さらに、各メモリゲートラインに基準電圧を印加するか否かのスイッチングを行なうものであることを特徴としている。
【0013】請求項5の不揮発性メモリは、請求項3または4の不揮発性メモリにおいて、不揮発性メモリ素子の各行に対応して設けられ、第1の選択入力を受けて、前記ドレインスイッチング手段およびメモリゲートスイッチング手段をオン・オフさせる第1の選択手段、不揮発性メモリ素子の各列に対応して設けられ、第2の選択入力を受けて、前記ソーススイッチング手段およびコントロールゲートスイッチング手段をオン・オフさせる第2の選択手段、を備えたことを特徴としている。
【0014】請求項6の不揮発性メモリは、請求項3、4または5の不揮発性メモリにおいて、何れの行に対しても選択入力が与えられていない場合には、全てのコントロールゲートスイッチング手段をオンにして、基準電圧を与えるようにしたことを特徴としている。
【0015】請求項7の不揮発性メモリは、請求項1、2、3、4、5または6の不揮発性メモリにおいて、各行の同一列の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴としている。
【0016】請求項8の不揮発性メモリは、請求項7の不揮発性メモリにおいて、対象となる不揮発性メモリ素子の属する列のコントロールゲート保護スイッチング手段をオンとし、対象となる不揮発性メモリ素子の属する列以外の列のコントロールゲート保護スイッチング手段をオフとして、読み出しおよび書き込み動作を行うことを特徴としている。
【0017】請求項9の不揮発性メモリは、請求項1、2、3、4、5、6または7の不揮発性メモリにおいて、各列の同一行の不揮発性メモリ素子のメモリゲートは、メモリゲート保護スイッチング手段を介して、メモリゲートラインに接続されていることを特徴としている。
【0018】請求項10の不揮発性メモリは、請求項9の不揮発性メモリにおいて、対象となる不揮発性メモリ素子の属する列のメモリゲート保護スイッチング手段をオンとし、対象となる不揮発性メモリ素子の属する列以外の列のメモリゲート保護スイッチング手段をオフとして書き込み動作を行うとともに、対象となる不揮発性メモリ素子の属する列のメモリゲート保護スイッチング手段をオフとし、対象となる不揮発性メモリ素子の属する列以外の列のメモリゲート保護スイッチング手段をオンとして読み出し動作を行うことを特徴としている。
【0019】請求項11の書き込み方法は、対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに、ゼロよりも大きく、設定最大ドレイン電流に対応する電圧よりも小さい基準電圧を印加し、他のコントロールゲートラインはフローティング状態とし、対象となっていない不揮発性メモリ素子が接続されたメモリゲートラインに、基準電圧を印加するとともに、対象となる不揮発性メモリ素子が接続されたメモリゲートラインに、前記基準電圧よりも大きいHレベルの電圧を印加して、対象となる不揮発性メモリ素子の強誘電体層を第1の状態に分極させるか、または前記基準電圧よりも小さいLレベルの電圧を印加して前記強誘電体層を第2の状態に分極させることにより、情報の書き込みを行うことを特徴としている。
【0020】請求項12の読み出し方法は、前記不揮発性メモリ素子の強誘電体層が第1の状態に分極している場合に第1のドレイン電流を生じ、第2の状態に分極している場合に第2のドレイン電流を生じ、分極していない場合に第1のドレイン電流と第2のドレイン電流との間であって設定最大ドレイン電流より十分小さい値の基準電流を生じるような基準電圧を、対象となる不揮発性メモリ素子が接続されたコントロールゲートラインに印加し、他のコントロールゲートラインはフローティング状態とし、対象となる不揮発性メモリ素子が接続されたメモリゲートラインはフローティング状態とし、他のメモリゲートラインに基準電圧を印加し、ドレインラインに流し得る電流が、前記基準電流よりも小さいか大きいかを判定して、書き込まれた情報を非破壊的に読み出すことを特徴としている。
【0021】請求項13のスタンバイ方法は、コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加することを特徴としている。
【0022】請求項14の動作方法は、書き込み時には請求項11の書き込み方法を用い、読み出し時には請求項12の読み出し方法を用い、スタンバイ時には請求項13のスタンバイ方法を用いることを特徴としている。
【0023】
【作用および発明の効果】請求項1の不揮発性メモリは、強誘電体層の両側にコントロールゲートおよびメモリゲートを設けている。さらに、同一列の素子のコントロールゲートをコントロールゲートラインによって接続し、同一行の素子のメモリゲートをメモリゲートラインによって接続している。したがって、各列のコントロールゲートラインおよび各行のメモリゲートラインに印加する電圧を選択して、所望の素子に対する書き込み、読み出しを行うことができる。
【0024】請求項2の不揮発性メモリは、同一行の素子のドレインを接続するドレインラインを、ドレインスイッチング手段を介して、ドレイン電流検出手段に接続された統合ドレインラインに接続している。したがって、読み出し動作の際に、対象となるドレインライン以外のドレインラインの電流による影響を排除することができ、正確な読み出しを行うことができる。
【0025】請求項3、4の不揮発性メモリは、各ドレインラインごとにドレインスイッチング手段と、各メモリゲートラインごとにメモリゲートスイッチング手段と、各ソースラインごとにソーススイッチング手段と、各コントロールゲートラインごとにコントロールゲートスイッチング手段とを備えている。したがって、これらのスイッチング素子を制御して、対象とする素子を選択して、書き込み、読み出しを行うことができる。
【0026】請求項5の不揮発性メモリは、各行ごとに第1の選択手段を備えており、各列ごとに第2の選択手段を備えている。したがって、対象とする素子の属する、行および列に対応する選択手段に選択入力を与えることにより、対象とする素子を選択して、書き込み、読み出しを行うことができる。
【0027】請求項6の不揮発性メモリは、何れの行に対しても選択入力が与えられていない場合には、全てのコントロールゲートスイッチング手段をオンにして、基準電圧を与えるようにしたことを特徴としている。したがって、書き込み、読み出しが行われていない際に、強誘電体層の両端に不測の電圧が印加されることがなく、記録内容が変化してしまうおそれがない。
【0028】請求項7、請求項8の不揮発性メモリは、各行の同一列の不揮発性メモリ素子のコントロールゲートは、コントロールゲート保護スイッチング手段を介して、コントロールゲートラインに接続されていることを特徴としている。したがって、対象となる素子の属する列以外の列のコントロールゲート保護スイッチング手段をオフにして、対象となる素子以外の素子に対する、電圧のまわりこみを防止することができる。すなわち、対象となる素子以外の素子に対する、誤書き込み、誤消去を防止することができる。
【0029】請求項9、請求項10の不揮発性メモリは、各列の同一行の不揮発性メモリ素子のメモリゲートは、メモリゲート保護スイッチング手段を介して、メモリゲートラインに接続されていることを特徴としている。したがって、対象となる素子の属する列以外の列のメモリゲート保護スイッチング手段をオフにして、対象となる素子以外の素子に対する、電圧のまわりこみを防止することができる。すなわち、対象となる素子以外の素子に対する、誤書き込み、誤消去を防止することができる。また、対象となっていない素子の強誘電体層の一方側に対しても、書き込み電圧の印加がなく、誤書き込み、誤消去等を防止することができる。
【0030】請求項11の書き込み方法および請求項14の動作方法は、対象となる素子のみに対し、メモリゲートにHまたはLの電圧を印加し、かつコントロールゲートに基準電圧を印加するようにしている。したがって、対象となっていない素子に対して影響を与えず、対象となる素子に対してのみ書き込みを行うことができる。
【0031】請求項12の読み出し方法および請求項14の動作方法は、対象となる素子のみに対し、コントロールゲートに基準電圧を印加し、かつメモリゲートをフローティング状態としている。したがって、対象となっていない素子に対して影響を与えず、対象となる素子からの読み出しを行うことができる。
【0032】請求項13のスタンバイ方法および請求項14の動作方法は、コントロールゲートラインの全ておよびメモリゲートラインの全てに基準電圧を印加することを特徴としている。したがって、スタンバイ状態において、各素子の書き込み内容が変化するおそれがない。
【0033】
【実施例】図2に、この発明の一実施例による不揮発性メモリ素子Mの構造を示す。P型シリコン基板20に、N型ソース領域22とN型ドレイン領域24が形成されている。P型チャネル領域26の上には、酸化シリコン(SiO2)や窒化シリコン(SiN)等による絶縁層28が設けられている。絶縁層28の上には白金等による下部導電体層30が設けられている。その上にはPZT等の強誘電体層32が設けられ、さらにその上には白金等による上部導電体層34が設けられている。なお、下部導電体層30、上部導電体層34としては上記白金の他に、RuOx,IrOx,ITO等の酸化物導電体や、Pb,Au,Ag,Al,Ni等の金属を用いることができる。また、シリコン基板20をN型、ソース領域、ドレイン領域をP型としてもよい。
【0034】図2の不揮発性メモリ素子Mを記号で表すと、図3のようになる。上部導電体層34にはコントロールゲート電極CGが接続され、下部導電体層30にはメモリゲート電極MGが接続され、ソース領域22にはソース電極Sが接続され、ドレイン領域24にはドレイン電極Dが接続されている。
【0035】この不揮発性メモリ素子Mに情報を記録する場合には、コントロールゲート電極CGとメモリゲート電極MGとの間に、電圧を印加する。これにより、強誘電体32が分極し、電圧を取り去った後も分極状態を維持する。印加する電圧の極性を変えることにより、極性の異なる2つの分極状態を得ることができる。たとえば、コントロールゲート電極CG側に対してメモリゲート電極MGに低い電圧を与えると、強誘電体32はコントロールゲート電極CG側を負極性として分極する(第1の状態に分極)。反対に、メモリゲート電極MG側に高い電圧を与えると、強誘電体32はコントロールゲート電極CG側を正極性として分極する(第2の状態に分極)。このようにして、2つの状態を不揮発的に記録することができる。
【0036】コントロールゲート電極CG側を正極として分極している場合(第2の状態に分極している場合)には、チャネルを形成するために必要なコントロールゲート電極CGの電圧は小さくなる。また、コントロールゲート電極CG側を負極として分極している場合(第1の状態に分極している場合)には、チャネルを形成するために必要なコントロールゲート電極CGの電圧は大きくなる。したがって、両電圧の間にある電圧をコントロールゲート電極CGに与え、チャネルが形成されるか否かによって、記録した情報の読み出しを行うことができる。
【0037】上記の関係を、図4Bの回路によって測定した、図4Aの特性曲線によって説明する。図4Aにおいて、曲線βは、コントロールゲート電極CGとメモリゲート電極MGを短絡した場合の、コントロールゲート電圧VCGとドレイン電流IDの特性を示すものである。コントロールゲート電圧VCGを上昇させていくと、ドレイン電流IDは増加する。さらにコントロールゲート電圧VCGを上昇させると、抵抗Rによって決定される設定最大ドレイン電流IOMAXにて、ドレイン電流の増加が止る。
【0038】曲線αは、コントロールゲート電極CG側を正極として、強誘電体32が分極している場合(第2の状態に分極している場合)の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体32の分極の影響により、小さなコントロールゲート電圧VCGにてドレイン電流が流れている。また、小さなコントロール電圧VCGにてドレイン電流が設定最大ドレイン電流IOMAXに達している。
【0039】曲線γは、コントロールゲート電極CG側を負極として、強誘電体32が分極している場合(第1の状態に分極している場合)の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体32の分極の影響により、大きなコントロールゲート電圧VCGにてドレイン電流が流れ始めている。また、大きなコントロール電圧VCGにてドレイン電流が設定最大ドレイン電流IOMAXに達し、増加が止っている。
【0040】読み出しの際には、設定最大ドレイン電流IOMAXの半分のドレイン電流値ISに対応するコントロールゲート電圧を、基準電圧Vrefとしてコントロールゲート電極CGに与える。この時のドレイン電流IDが、基準電流ISよりも大きいか(点X)、小さいか(点Y)により、記憶されている情報を知ることができる。
【0041】次に、図3の不揮発性メモリ素子Mをマトリクス状に接続して構成した不揮発性メモリを、図1に示す。各列の同一行にあるメモリ素子(たとえば、M11、M12、M13・・・)のドレイン電極Dは、ドレインラインDL1、DL2、DL3・・・に接続されている。各ドレインラインDL1、DL2、DL3・・・は、統合ドレインラインDLにまとめられ、抵抗Rを介して電源電圧VDDに接続されている。
【0042】各行の同一列にあるメモリ素子(たとえば、M11、M21、M31・・・)の、コントロールゲート電極CGは、コントロールゲートラインCGL1、CGL2、CGL3・・・に接続されている。また、各行の同一列にあるメモリ素子(たとえば、M12、M22、M32・・・)の、ソース電極Sは、ソースラインSL1、SL2、SL3・・・に接続されている。さらに、各列の同一行にあるメモリ素子(たとえば、M11、M12、M13・・・)の、メモリゲート電極MGは、メモリゲートラインMGL1、MGL2、MGL3・・・に接続されている。
【0043】図5に、メモリ素子M22を対象とした場合の、書込時、読出時、スタンバイ時に、各ラインに与える電圧を表にして示す。
【0044】書込時には、コントロールゲートラインCGL2だけを基準電圧Vrefとし、他のコントロールゲートラインCGLはフローティング状態としている。また、ソースラインSL2だけを接地電圧とし、他のソースラインSLはフローティング状態としている。さらに、メモリゲートラインMGL2だけに、記録する情報の電圧(5V(VDD)または接地電圧)を与え、他のメモリゲートラインMGLには基準電圧Vrefを与えている。これにより、メモリ素子M22の強誘電体膜32のみに、記録する情報の電圧が印加されて分極が行われる。つまり、記録する情報に応じて、メモリ素子M22の強誘電体層32が、第1の状態または第2の状態に分極する。
【0045】読出時には、コントロールゲートラインCGL2だけを基準電圧Vrefとし、他のコントロールゲートラインCGLはフローティング状態としている。また、ソースラインSL2だけを接地電圧とし、他のソースラインSLはフローティング状態としている。さらに、メモリゲートラインMGL2だけをフローティング状態とし、他のメモリゲートラインMGLには基準電圧Vrefを与えている。
【0046】基準電圧Vrefが与えられたコントロールゲートラインは、CGL2だけである。したがって、他のコントロールゲートラインCGL1、CGL2に接続されているメモリ素子M11、M21、M31、M13、M23、M33のドレインには電流は流れない。メモリ素子M22のコントロールゲート電極には基準電圧Vrefが与えられており、メモリゲート電極はフローティング状態とされている。したがって、この実施例では、メモリ素子M22の記憶情報に応じて(強誘電体層の分極方向に応じて)、設定最大ドレイン電流IOMAXか(図4の点X)、0か(図4の点Y)のドレイン電流IDが流れる。この2つの状態を、基準電流ISによって判断し(つまり、基準電流ISよりも大きいか小さいかによって判断し)、情報を読み出すことができる。つまり、非破壊的に記憶情報を読み出すことができる。
【0047】なお、メモリ素子M12、M32のコントロールゲート電極には基準電圧Vrefが与えられているが、メモリゲート電極にも基準電圧Vrefが与えられているので、短絡したと同じ状態になる。したがって、図4Aの特性曲線βの、基準電圧Vrefにおけるドレイン電流が流れてしまう。このドレイン電流が大きいと、誤った読み出しを行うこととなる。たとえば、図4Aのような特性曲線βの場合には、メモリ素子M12、M32のそれぞれにIOMAX/2のドレイン電流が流れてしまい、誤動作を生じる。
【0048】したがって、この実施例では、各メモリ素子の動作特性を図6に示すように設定している。つまり、基準電流ISよりもきわめて小さい抑制された基準電流I0に対応する抑制された基準電圧Vref2を用いている。これによれば、メモリ素子M12、M32に流れるドレイン電流は、極めて小さくなり(I0となる)、誤読み出しがない。なお、この場合においても、ドレイン電流IDが、図4Aの基準電流IS(=IOMAX/2)よりも大きいか(電流Ioxx)、否か(電流Ioyy)によって、メモリ素子M22の記録情報を読み出す。なお、抑制された基準電流I0の値は、一列に接続されたメモリ素子の数をKとするとき、IOMAX/2Kよりも十分に小さいことが好ましい。
【0049】このように、抑制された基準電圧Vref2を読み出しに用いることにより、誤動作を防止することができる。ただし、書き込み時にも同じ基準電圧Vref2を用いるのであれば、この基準電圧Vref2は、強誘電体層32が誘電分極を生じるのに十分な最小の電圧値とすることが好ましい。なお、この実施例では、Vref2を1V程度としている(VDD=5V)。
【0050】以上のようにして、所望のメモリ素子に対して、記録、読み出しを行うことができる。
【0051】上記の実施例では、書き込みのためにメモリゲートMGに印加する電圧を、読み出しのためにメモリゲートMGに印加する電圧と、等しい電圧(基準電圧)としている。したがって、周辺回路が簡素化できる。なお、書き込みのためにメモリゲートMGに印加する電圧は、設定最大ドレイン電流とゼロとの間の電流に対応する電圧(中間電圧)であれば、読み出しのためにメモリゲートMGに印加する電圧と異なっていてもよい。
【0052】ところで、図1の回路を動作させるには、基準電圧Vref1、Vref2を発生する回路が必要である。図4、図6からも明らかなように、メモリを構成するメモリ素子に合致した、正確な基準電圧Vref1、Vref2が得られなければ、誤動作を生じるおそれがある。この実施例では、図7に示すような基準電圧発生回路40を用いることによって、適正な基準電圧Vref2を得るようにしている。
【0053】図において、基準電圧発生用素子42は、基準電圧Vref2を必要としているメモリ素子Mと同じ構造のものを用いる。つまり、集積回路において、同じプロセスでメモリ素子Mと同時に形成する。コントロールゲート電極CG、メモリゲート電極MG、ドレイン電極Dを短絡するとともに、ドレイン電極Dに抑制された基準電流I0(図6参照)の定電流源44を接続する。この素子42は、コントロールゲート電極CGとメモリゲート電極MGが短絡されているので、図6のβで示す特性を有する。また、ドレインにはI0の電流が与えられているので、コントロールゲート電極CGの電圧は、基準電圧Vref2となる。素子42は、メモリ素子Mと同じ構造、同じプロセスで作られる。したがって、製造時や動作時にメモリ素子Mの特性が変動しても、素子42の特性も同じように変動するので、この基準電圧Vref2は、当該メモリ素子Mとの相対的な関係において適切な値を維持できる。
【0054】また、基準電圧Vref1が必要な場合には、電流源44をISの値を有するものとすればよい。同様に、中間電圧が必要な場合には、電流源44に代えて、その中間電圧に対応した電流源を設ければよい。
【0055】また、図1の回路を動作させるには、ドレイン電流を判定する回路が必要である。上記図1の説明においては、統合ドレインラインDLに流れるドレイン電流が基準電流ISよりも大きいか小さいかによって、注目するメモリ素子M22の記録情報を判定する方法を説明した。つまり、注目するメモリ素子M22が第1の状態に分極している場合には、基準電流ISよりも小さいドレイン電流IDしか流れず、第2の状態に分極している場合には、基準電流ISよりも大きいドレイン電流IDが流れるように、ドレインラインDLに抵抗Rを介して電源電圧VDDを与えている。このドレインラインDLを流れる電流を、電流計測回路で計測すれば、判定を行うことができるが、回路構成が複雑となる。
【0056】そこで、図8のような、ドレイン電流判定回路50を用いることもできる。この場合、図1の抵抗Rは不要である。第1の電流判定用素子52、第2の電流判定用素子54は、メモリ素子Mと同じ構造、同じプロセスで作られたものである。素子52のドレイン電極Dには、設定最大ドレイン電流IOMAXの約1/2の電流ISの定電流源56が接続されている。また、素子54のドレイン電極Dには、IS/2の定電流源58が接続されている。この回路の端子60に、統合ドレインラインDL(図1)を接続する。
【0057】注目するメモリ素子M22が、第2の状態に分極しており、IOを越えるドレイン電流を流す能力を有している場合には、定電流源56の電流ISが、当該メモリ素子M22に流れ込み、素子52には流れ込まない。このため素子52がoffとなり、素子54もoffとなる。また、注目するメモリ素子M22が、第1の状態に分極しており、IOを越えるドレイン電流を流す能力を有していない場合には、定電流源56の電流ISが、当該メモリ素子M22に流れ込まないため、素子52には流れ込む。このため素子52がonとなり、素子54もonとなる。したがって、読み出し出力端子63から、注目するメモリ素子M22に書き込まれた情報に対応した読み出し出力を得ることができる。この判定回路50においても、図7と同様、素子56、58が、メモリ素子Mと同じ構造、同じプロセスで作られているので、特性変動による誤動作がない。
【0058】なお、動作入力端子61が「L」である場合には、トランジスタ53がoffであるので、上記のように動作する。しかし、動作入力端子61が「H」である場合には、トランジスタ53がonとなり、定電流源56の電流がトランジスタ53を介して流れるので、読み出し出力端子63は「L」に固定される。
【0059】なお、図7、図8の定電流源は、図9のような回路によって実現できる。メモリ素子Mと同じ構成の電流発生用素子62の、メモリゲート電極MGとコントロールゲート電極CGとを短絡し、これに電源電圧VDDを与えている。また、ドレイン電極Dには、カレントミラー回路55の入力側が接続されている。したがって、素子62のドレインには、素子62のVG・VDDに応じた設定最大ドレイン電流Iomaxが流れる。カレントミラー回路55の出力側55aには、抵抗Raが接続されている。この抵抗Raの抵抗値を選択することにより、出力側55aから、基準電流IS(Iomax/2)を得ることができる。
【0060】同様に、出力側55bには、IS/2(Iomax/4)の電流が得られるような抵抗Rbが接続されている。さらに、出力側55cには、抑制された基準電流Io(図6参照)が得られるような抵抗Rcが接続されている。
【0061】なお、上記実施例では、抵抗値を変えることによって所望の出力電流を得ているが、出力側のトランジスタの幅(トランジスタワイド)を変えてトランジスタの特性を変化させ、所望の出力電流を得るようにしてもよい。また、双方を変化させて所望の出力電流を得てもよい。
【0062】この回路においても、メモリ素子Mと同じ構造、同じプロセスで作った素子62によって基本となる設定最大ドレイン電流Iomaxを得ているので、変動誤差をキャンセルすることができる。
【0063】図10に、図7の基準電圧発生回路40、図8のドレイン電流判定回路50を用いて不揮発性メモリを構成した場合の回路図を示す。図面では、簡単のため、2×2のマトリクス部分のみを表しているが、n×n個のメモリ素子Mを配置している。
【0064】記録時における各端子への印加電圧の状況を図13に示す。なお、ここでは、メモリ素子M22を対象として書き込みを行うものとする。図13にあるように、端子R/Wを「L」、端子INに記録したい電圧「H」または「L」、端子Cに「L」、端子Cに「H」、端子L1に「L」、端子L2に「H」を印加する。
【0065】端子R/Wは、書き込みの際には「L」とする。これにより、ドレイン電流判定回路50の動作入力端子61が「H」となって、ドレイン電流判定回路50は読み出し動作を行わない(読み出し出力端子63を「L」に固定する)。なお、この実施例では、「H」を5V、「L」を0Vとした。また、この実施例では、トランジスタQI1、QR1、QM1(QI2、QR2、QM2)によってメモリゲートスイッチング手段が構成されている。
【0066】書き込みの対象となるメモリ素子M22が属する行の端子C2のみを「H」とし、他の行の端子C1・・・を「L」にする。これを受けて、第1の選択手段CS1、CS2・・・のうち、対象となるメモリ素子M22が属する行の選択手段CS2は、トランジスタQI2をオフにする。また、対象となるメモリ素子M22が属さない行の選択手段CS1・・・は、トランジスタQI1・・・をオンにする。したがって、対象となるメモリ素子M22が属する行のメモリゲートラインMGL2がフローティング状態となり、他の行のメモリゲートラインMGL1・・・には、基準電圧発生回路40から基準電圧Vref2が印加される。
【0067】また、書き込みの対象となるメモリ素子M22が属する列の端子L2のみを「H」とし、他の列の端子L1・・・を「L」にする。これにより、対象となるメモリ素子M22の属する列のソーススイッチング手段QS2、コントロールゲートスイッチング手段QT2がオンとなり、その他の列のソーススイッチング手段QS1・・・、コントロールゲートスイッチング手段QS1・・・がオフとなる。したがって、対象となるメモリ素子M22が属する列のソースラインSL2が接地され、他の列のソースラインMGL1・・・がフローティング状態となる。また、対象となるメモリ素子M22が属する列のコントロールゲートラインCGL2に基準電圧Vref2が印加接地され、他の列のコントロールゲートラインCGL1・・・がフローティング状態となる。
【0068】この状態で、記録したい電圧(情報)を、端子INから「H」または「L」で与える。この電圧は、トラインジスタQR2(端子R/WがLの時にオン)、トランジスタQM2(端子C2がHの時にオン)を介して、対象となるメモリ素子M22が属する行のメモリゲートラインMGL2に印加される。なお、他の行のメモリゲートラインMGL1・・・には、端子C1・・・が「L」であるため、トランジスタQM1・・・がオフとなって、記録したい電圧が印加されない。
【0069】メモリ素子M22のコントロールゲートには基準電圧Vref2が印加され、メモリゲートには記録したい電圧が印加される。したがって、メモリ素子M22の強誘電体層は、記録したい電圧に応じて分極する。なお、記録したい電圧は、メモリ素子M22と同じ行のメモリ素子M21・・・のメモリゲートにも印加される。しかし、メモリ素子M21・・・のコントロールゲートは、フローティング状態とされているので、これらの強誘電体層は書き込み電圧の影響を受けない。また、メモリ素子M22と同じ列のメモリ素子M21・・・のコントロールゲートにも、基準電圧Vref2が印加される。しかし、メモリ素子M12・・・のメモリゲートには基準電圧Vref2が印加され、記録したい電圧が印加されていないので、これらの強誘電体層は書き込み電圧の影響を受けない。
【0070】なお、対象となるメモリ素子M22と行、列の双方が異なるメモリ素子M11・・・においては、コントロールゲートがフローティング状態とされ、メモリゲートに基準電圧Vref2が印加されているので、これらの強誘電体層は書き込み電圧の影響を受けない。
【0071】以上のように、対象となるメモリ素子M22のみに対し、選択的に書き込みを行うことができる。
【0072】図11に、読み出しの際の動作状況を示す。なお、ここでは、メモリ素子M22を対象として読み出しを行うものとする。図13にあるように、端子R/Wを「H」、端子C1に「L」、端子C2に「H」、端子L1に「L」、端子L2に「H」を印加する。読み出し出力は、端子OUTに得られる。
【0073】端子R/Wは、読み出しの際には「H」とする。これにより、ドレイン電流判定回路50の動作入力端子61が「L」となって、ドレイン電流判定回路50は読み出し動作を行なう。つまり、ドレイン電流に基づいて記録された情報を判定し、端子OUTから出力する。また、端子R/Wを「H」とすることにより、トランジスタQR1、QR2・・・がオフとなって、端子INの電圧が、メモリゲートラインに影響を与えることがないようにしている。
【0074】読み出しの対象となるメモリ素子M22が属する行の端子C2、列の端子L2のみを「H」とする点は、書き込みの場合と同様である。したがって、対象となるメモリ素子M22が属する行のメモリゲートラインMGL2がフローティング状態となり、他の行のメモリゲートラインMGL1・・・には、基準電圧発生回路40から基準電圧Vref2が印加される。また、対象となるメモリ素子M22が属する列のソースラインSL2が接地され、他の列のソースラインMGL1・・・がフローティング状態となる。さらに、対象となるメモリ素子M22が属する列のコントロールゲートラインCGL2に基準電圧Vref2が印加接地され、他の列のコントロールゲートラインCGL1・・・がフローティング状態となる。
【0075】メモリ素子M22のメモリゲートはフローティング状態とされ、コントロールゲートには基準電圧Vref2が印加される。したがって、メモリ素子M22の強誘電体が第2の状態に分極していれば図6の点XXの電流に対応するチャネルが形成され、第1の状態に分極していればチャネルが形成されない(点YY)。さらに、メモリ素子M22のソースは接地されているので、メモリ素子M22は、形成されたチャネルに応じた電流を流す能力を有する状態となる。
【0076】なお、メモリ素子M22と同じ行のメモリ素子M21・・・においては、コントロールゲートおよびソースがフローティング状態とされるので、電流を流す能力を有する状態とはならない。また、メモリ素子M22と行、列の双方が異なるメモリ素子M11・・・においても、コントロールゲートおよびソースがフローティング状態とされるので、電流を流す能力を有する状態とはならない。
【0077】なお、メモリ素子M22と同じ列のメモリ素子M12・・・のコントロールゲートにも基準電圧Vref2が印加される。しかし、メモリ素子M12・・・においては、メモリゲートにも基準電圧Vref2が印加されるので、図6の電流IOに対応するチャネルしか形成されない。また、メモリ素子M12・・・のソースは接地されるので、電流IOを流し得る能力を有する状態となる。
【0078】したがって、メモリ素子M22の属する行のドレインラインDL2は、記録内容に応じた電流能力を有し、メモリ素子M22の属さない行のドレインラインDL1・・・は、それぞれ、電流IOを流す能力を有する状態となる。このため、統合ドレインラインDLは、メモリ素子M22の記録内容に応じた電流能力に、電流IO×(行数−1)の電流能力を加えた電流能力を有する状態となる。しかし、前述のように、電流IOが下式を満たすように基準電圧基準電圧Vref2を設定しておけば、読み出しにおいて誤動作を生じない。
【0079】IO=IS・(K−1)
ここで、ISは判定のための電流、Kは全行数である。
【0080】統合ドレインラインDLは、ドレイン電流判定回路50の判定入力端子60に接続されている。したがって、メモリ素子M22の記録内容に応じて、出力端子OUTから読み出し出力が得られる。
【0081】図12に、スタンバイ時の動作状況を示す。この実施例では、対象となる素子を選択するための端子C1、C2・・・、L1、L2・・・を全て「L」にすれば(アドレス選択を行わなければ)、自動的にスタンバイ状態となるようにしている。全てのメモリ素子M11、M12・・・、M21、M22・・・において、メモリゲートに基準電圧が印加され、コントロールゲートがフローティング状態とされて、書き込み内容の変動が防止される。
【0082】図14〜図16に、他の実施例による不揮発性メモリを示す。図14が書き込み時、図15が読み出し時、図16がズタンバイ時の動作状況である。
【0083】この実施例においては、各ドレインラインDL1、DL2・・・に、ドレインスイッチング手段QO1、QO2・・・を設けている。第1の選択手段CS1、CS2・・・の制御によって、選択された行のドレインスイッチング手段QO2のみが、オンとなるように構成されている。したがって、図15の読み出し時において、統合ドレインラインDLには、選択された行(対象となるメモリ素子M22の属する行)のドレインラインDL2のみが接続される。これにより、基準電圧を図4に示すVrefとしても、読み出し時に誤動作を生じることがない。つまり、余裕をもって動作点を設定することができる。
【0084】また、この実施例においては、各列ごとに第2の選択手段LS1、LS2・・・を設け、これらの出力によりソーススイッチング手段QS1、QS2・・・を制御している。また、コントロールゲートスイッチング手段を、トランジスタQT1、QT2・・・とトランジスタQP1、QP2・・・の並列接続体、およびNORゲート90によって構成している。図16のスタンバイ時において、全ての端子L1、L2・・・が「L」である場合には、NORゲート90の出力が「H」となり、トランジスタQP1、QP2・・・が全てオンとなる。したがって、全てのコントロールゲートラインCGL1、CGL2・・・に基準電圧Vrefが印加される。全てのメモリゲートラインMGL1、MGL2・・・にも基準電圧Vrefが印加されているので、各メモリ素子M11、M12・・・、M21、M22・・・の強誘電体層の両端には、電圧が印加されない。したがって、スタンバイ時に書き込み内容が変化するおそれがない。
【0085】ところで、図10〜図12に示す回路や図14〜図16に示す回路においては、強誘電体の特性やバイアスの選択によっては、次のような誤動作を生じる場合もある。図17に、図14〜図16の回路において、メモリ素子M22の読み出しを行う場合の状態を示す。ここでは、読み出し対象となるメモリ素子M22を、注目メモリ素子と呼ぶ。注目メモリ素子M22の内容を読み出す場合には、前述のように、コントロールゲートラインCGL2を基準電圧Vrefとし、他のコントロールゲートラインCGL1、CGL3・・・はフローティング状態とする。また、ソースラインSL2を接地し、他のソースラインSL1、SL3・・・はフローティング状態とする。また、メモリゲートラインMGL2をフローティング状態とし、他のメモリゲートラインMGL1、MGL3・・・は基準電圧Vrefとする。
【0086】したがって、この時、注目メモリ素子M22のチャネルが形成されるような方向に分極していれば、ドレインラインDL2は接地状態となる。このため、隣のメモリ素子M23のドレインも接地状態となる。一方、斜となりのメモリ素子M33のメモリゲートは、基準電圧Vrefとなっている。さらに、メモリ素子M23とM33のコントロールゲートラインCGL3は、フローティング状態である。このため、図中に太線で示すように、メモリ素子M23のドレインとメモリ素子M33のメモリゲートとの間に、基準電圧Vrefと接地電圧が印加される。これにより、メモリ素子M23の強誘電体層とメモリ素子M33の強誘電体層に、分極を誘起するような電圧が印加されるおそれがある。したがって、強誘電体の特性によっては、メモリ素子M23とメモリ素子M33の書き込み内容が変化してしまうおそれがある。
【0087】また、上記の読み出し時において、図18に示すような問題を生じるおそれもある。注目メモリ素子M22のコントロールゲートには、基準電圧Vrefが印加されている。注目メモリ素子M22の記録内容によっては、そのメモリゲートに基準電圧Vrefよりも高い電圧Vref'を生じることがある。この電圧Vref'は、となりのメモリ素子M23のメモリゲートに印加される。これにより、メモリ素子M23の記録内容によっては、そのメモリゲートに電圧Vref'よりもさらに高い電圧Vref''を生じることがある。この電圧Vref''は、メモリ素子M33のメモリゲートに印加される。また、メモリ素子M33のメモリゲートには、基準電圧Vrefが与えられている。したがって、メモリ素子M33の強誘電体層には、電圧Vref''と基準電圧Vrefとの差電圧が印加され、強誘電体の特性によっては、書き込み内容が変化してしまうおそれがある。
【0088】また、書き込みの際にも上記と同様の問題を生じるおそれがある。
【0089】上記のような問題点を解決したのが、図19〜図24に示す回路である。この実施例では、各メモリ素子のコントロールゲートにコントロールゲート保護スイッチング手段である保護トランジスタH11、H12・・・、H21、H22・・・を設けている。同一列のメモリ素子は、保護トランジスタを介して、同一のコントロールゲートラインに接続されている。また、この保護トランジスタH11、H21・・・は、選択端子L1に「H」が与えられているとオンとなり、保護トランジスタH12、H22・・・は、選択端子L2に「H」が与えられているとオンとなる。つまり、注目メモリ素子の属する列以外の列の保護トランジスタは、オフとなるように構成されている。
【0090】図19、図20は、書き込み時の動作状態を示すものである。ここでは、メモリ素子M11を注目メモリ素子として説明する。この場合には、端子C1を「H」、端子C2・・・を「L」、端子L1を「H」、端子L2・・・を「L」とする。これにより、保護トランジスタH11、H21・・・がオンとなり、注目メモリ素子M11に書き込みに必要な電圧が印加される。一方、保護トランジスタH12、H22・・・は、オフであるから、メモリ素子M12、M22・・・のコントロールゲートは、コントロールゲートラインCGL2・・・から切り離される。したがって、図17、図18の太線で示すような経路が形成されず、誤書き込みや誤消去のおそれがない。
【0091】図21、図22は、注目メモリ素子M11から読み出す場合の動作状態を示すものである。読み出しの際においても、注目メモリ素子M11の属する列以外の列の保護トランジスタH12、H22・・・はオフとなる。したがって、図17、図18の太線で示すような経路が形成されず、誤書き込みや誤消去のおそれがない。
【0092】図23、図24は、スタンバイ時の動作状態を示すものである。スタンバイ時には、端子C1、C2・・・、L1、L2・・・をすべて「L」とする。端子L1、L2・・・の反転出力Riは、スタンバイ判定回路であるアンド回路91に与えられる。したがって、スタンバイ判定回路91からは、「H」の判定出力ROが得られる。これにより、トランジスタQZ1、QZ2・・・がオンとなって、全ての保護トランジスタH11、H12・・・、H21、H22・・・がオンとなる。したがって、各メモリ素子の強誘電体層の両端のいずれにも基準電圧が印加され、強誘電体層の両端に電位差が生じない。したがって、スタンバイ時において、全てのメモリ素子の書き込み内容の変化を防ぐことができる。
【0093】図17、図18に示した問題点を解決した他の実施例を、図25〜図30に示す。この実施例では、各メモリ素子のメモリゲートにメモリゲート保護スイッチング手段である保護トランジスタH11、H12・・・、H21、H22・・・を設けている。同一行のメモリ素子は、保護トランジスタを介して、同一のメモリゲートラインに接続されている。また、この実施例では、トランジスタQR1、QM1(QR2、QM2)によって、メモリゲートスイッチング手段を構成している。
【0094】図25、図26は、書き込み時の動作状態を示すものである。ここでは、メモリ素子M11を注目メモリ素子として説明する。この場合には、端子C1を「H」、端子C2・・・を「L」、端子L1を「H」、端子L2・・・を「L」とする。なお、書き込み時には「H」となる電圧(図中■参照、図19の参照■参照)がトランジスタQA1、QA2・・・に与えられ、トランジスタQA1、QA2・・・をオンにしている。また、書き込み時には「L」となる電圧(図中■参照、図19の参照■参照)がトランジスタQX1、QX2・・・に与えられ、トランジスタQX1、QX2・・・をオフにしている。したがって、書き込み時には、トランジスタQB1、QB2・・・がオンであるかオフであるかによって、その列の保護トランジスタがオンとなるかオフとなるかが決定される。
【0095】ここでは、トランジスタQB1がオンである。したがって、注目メモリ素子M11の属する列の保護トランジスタH11、H21・・・がオンとなる。これにより、注目メモリ素子M11に書き込みに必要な電圧が印加される。
【0096】一方、トランジスタQB2はオフであるから、保護トランジスタH12、H22・・・は、オフとなる。したがって、メモリ素子M12、M22・・・のメモリゲートは、メモリゲートラインMGL1、MGL2・・・から切り離される。このため、図17、図18の太線で示すような経路が形成されず、誤書き込みや誤消去のおそれを防止することができる。
【0097】図27、図28は、注目メモリ素子M11から読み出す場合の動作状態を示すものである。この場合にも、端子C1を「H」、端子C2・・・を「L」、端子L1を「H」、端子L2・・・を「L」とする。なお、読み出し時には「L」となる電圧(図中■参照、図19の参照■参照)がトランジスタQA1、QA2・・・に与えられ、トランジスタQA1、QA2・・・をオフにしている。また、読み出し時には「H」となる電圧(図中■参照、図19の参照■参照)がトランジスタQX1、QX2・・・に与えられ、トランジスタQX1、QX2・・・をオンにしている。したがって、読み出し時には、トランジスタQY1、QY2・・・がオンであるかオフであるかによって、その列の保護トランジスタがオンとなるかオフとなるかが決定される。
【0098】ここでは、トランジスタQY1がオフである。したがって、注目メモリ素子M11の属する列の保護トランジスタH11、H21・・・がオフとなる。これにより、注目メモリ素子M11の属する列のメモリ素子M12・・・のメモリゲートが、メモリゲートラインMGL1、MGL2・・・から切り離される。したがって、注目メモリ素子M11からの読み出しを行うことができる。さらに、図17、図18の太線で示すような経路が形成されず、誤書き込みや誤消去のおそれを防止することができる。
【0099】一方、トランジスタQY2はオンであるから、保護トランジスタH12、H22・・・は、オンとなる。したがって、メモリ素子M12、M22・・・のメモリゲートには、基準電圧Vrefが印加され、書き込み内容の変化を防止することができる。
【0100】ところで、図22の実施例においては、選択された列以外の列のコントロールゲートが、保護トランジスタH12、H22・・・のオフによってフローティングにされるので、メモリ素子の強誘電体に電圧が印加されるおそれはない。しかし、選択された行のメモリ素子H12においては、フローティング状態となったメモリゲートラインMGL1によって、メモリ素子H11と接続され、強誘電体のメモリゲート側に電圧が印加される。このため、浮遊容量や配線容量によっては、メモリ素子H12の内容が変化してしまうおそれがあった。これに対し、この実施例によれば、メモリゲートが保護トランジスタH11、H21・・・によって切り離されるので、このような問題が生じるおそれがない。
【0101】図29、図30は、スタンバイ時の動作状態を示すものである。スタンバイ時には、端子C1、C2・・・、L1、L2・・・をすべて「L」とする。端子L1、L2・・・の反転出力Riは、スタンバイ判定回路であるアンド回路91に与えられる。したがって、スタンバイ判定回路91からは、「H」の判定出力ROが得られる。これにより、全てのソーススイッチング手段QT1、QT2・・・がオンとなり、全ての保護トランジスタH11、H12・・・、H21、H22・・・がオンとなる。したがって、各メモリ素子の強誘電体層の両端のいずれにも基準電圧が印加され、強誘電体層の両端に電位差が生じない。したがって、スタンバイ時において、全てのメモリ素子の書き込み内容の変化を防ぐことができる。
【0102】なお、図20のコントロールゲート保護スイッチング手段と、図26のメモリゲート保護スイッチング手段の双方を設けるようにしてもよい。
【0103】また、上記各実施例では、ソーススイッチング手段(トランジスタQT1、QT2・・・)によって、ソースラインSL、SL2・・・を接地電圧とするかフローティング状態とするかをスイッチングするようにしている。しかしながら、ソーススイッチング手段(トランジスタQT1、QT2・・・)によって、ソースラインSL1、SL2・・・を基準電圧とするかフローティング状態とするかをスイッチングするようにしてもよい。
【0104】なお、上記各実施例のマトリクス配置に代えて、図31に示すようなペアセル構造にしてマトリクスを構成してもよい。




 

 


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