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発明の名称 位相検出装置および方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8653
公開日 平成9年(1997)1月10日
出願番号 特願平7−149297
出願日 平成7年(1995)6月16日
代理人 【弁理士】
【氏名又は名称】稲本 義雄
発明者 ムラト エルコセビッチ
要約 目的
位相検出装置において、ジッタを低減し、信頼性を向上させることができるようにする。

構成
位相比較器1より、そこに入力された入力信号と、VCO3からの入力信号の位相差に比例した誤差信号が出力され、APL11に供給される。APLは、位相比較器1からの誤差信号と、ループフィルタ2からの出力信号に基づいて、位相比較器1から入力された誤差信号のうち、所定の基準範囲内にある誤差信号のみを選択的にループフィルタ2に出力する。VCO3は、ループフィルタ2からの入力信号に対応した周波数の信号を出力し、位相比較器1に供給する。
特許請求の範囲
【請求項1】 タイミング基準であるクロックマークの再生波形の位相を検出するDPLLからなる位相検出装置において、前記クロックマークの所定のものの再生波形の位相検出結果が異常値であるか否かを判定する判定手段と、前記判定手段により、前記位相検出結果が異常値であると判定された場合、前記位相検出結果を、過去の前記位相検出結果に基づいて演算された演算値によって置き換える置換手段とを備えることを特徴とする位相検出装置。
【請求項2】 過去の前記位相検出結果を記憶する記憶手段と、前記記憶手段により記憶された過去の前記位相検出結果に基づいて、前記演算値を所定の方法により演算する演算手段とをさらに備えることを特徴とする請求項1に記載の位相検出装置。
【請求項3】 前記置換手段は、前記DPLLがロック状態のとき、前記位相検出結果を、前記演算値によって置き換えることを特徴とする請求項1に記載の位相検出装置。
【請求項4】 タイミング基準であるクロックマークの再生波形の位相を検出するDPLLからなる位相検出方法において、前記クロックマークの所定のものの再生波形の位相検出結果が異常値であるか否かを判定し、前記位相検出結果が異常値であると判定された場合、前記位相検出結果を過去の前記位相検出結果に基づいて演算された所定の演算値で置き換えることを特徴とする位相検出方法。
【請求項5】 前記DPLLがロック状態であるとき、前記位相検出結果を、前記演算値によって置き換えることを特徴とする請求項4に記載の位相検出方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、位相検出装置および方法に関し、例えば、外部クロック型記録装置等に用いて好適な位相検出装置および方法に関する。
【0002】
【従来の技術】図3は、従来のデジタル位相同期ループ(DPLL:Digital Phase Locked Loop)の一例の構成を示すブロック図である。位相比較器1は、2つの入力信号の位相差に比例した誤差電圧を出力するようになされている。ループフィルタ2は、入力信号のうち、高周波信号を遮断し、低周波信号のみ通過させ、DPLLによって追跡すべき信号成分だけを選択的に通過させるようになされている。電圧制御発振器(VCO:Voltage Controlled Oscillator)3は、ループフィルタ2より供給された信号(制御電圧)に基づいて、所定の周波数で発振するようになされている。
【0003】入力信号とVCO3からの出力信号が位相比較器1に入力されると、それらの信号の位相差に対応する誤差電圧が出力される。出力された誤差電圧は、ループフィルタ2に供給され、そこで、DPLLによって追跡されるべき成分だけが選択的に通過され、制御電圧としてVCO3に供給される。従って、ノイズのような望ましくない成分は除去されることになる。次に、VCO3は、そこに供給された制御電圧に基づいて、所定の周波数の信号を発生し、出力する。
【0004】DPLLは、入力信号の周波数とVCO3の発振周波数が異なる場合、VCO3の発振周波数が入力信号の周波数と一致するように動作する。そして、最終的にこれらの信号の周波数が一致して定常状態となる(ロックする)。
【0005】
【発明が解決しようとする課題】しかしながら、実際のDPLLにおいては、入力信号の望ましくない成分を全て除去することはできず、望ましくない残留成分が通過するため、DPLLの出力信号によって、追跡すべき信号の回りにジッタが生じ、このジッタが大きすぎる場合には、DPLLの同期が失われる場合がある課題があった。
【0006】本発明はこのような状況に鑑みてなされたものであり、位相比較器からの誤差信号の異常変化を検出し、この誤差信号を除去することによって、入力信号の望ましくない成分の通過を抑制し、ジッタを減少させ、信頼性を向上させることができるようにするものである。
【0007】
【課題を解決するための手段】請求項1に記載の位相検出装置は、タイミング基準であるクロックマークの再生波形の位相を検出するDPLLからなる位相検出装置において、クロックマークの所定のものの再生波形の位相検出結果が異常値であるか否かを判定する判定手段と、判定手段により、位相検出結果が異常値であると判定された場合、位相検出結果を、過去の位相検出結果に基づいて演算された演算値によって置き換える置換手段とを備えることを特徴とする。
【0008】過去の位相検出結果を記憶する記憶手段と、記憶手段により記憶された過去の位相検出結果に基づいて、演算値を所定の方法により演算する演算手段とをさらに設けるようにすることができる。
【0009】置換手段は、DPLLがロック状態であるとき、位相検出結果を、演算値によって置き換えるようにすることができる。
【0010】請求項4に記載の位相検出方法は、タイミング基準であるクロックマークの再生波形の位相を検出するDPLLからなる位相検出方法において、クロックマークの所定のものの再生波形の位相検出結果が異常値であるか否かを判定し、位相検出結果が異常値であると判定された場合、位相検出結果を過去の位相検出結果に基づいて演算された所定の演算値で置き換えることを特徴とする。
【0011】DPLLがロック状態であるとき、位相検出結果を、演算値によって置き換えるようにすることができる。
【0012】
【作用】請求項1に記載の位相検出装置においては、判定手段により、クロックマークの所定のものの再生波形の位相検出結果が異常値であるか否かが判定され、判定手段により、位相検出結果が異常値であると判定された場合、置換手段により、この位相検出結果が、過去の位相検出結果に基づいて演算された所定の演算値で置き換えられる。従って、異常な位相検出結果を除去することができる。
【0013】請求項4に記載の位相検出方法においては、クロックマークの所定のものの再生波形の位相検出結果が異常値であるか否かが判定され、位相検出結果が異常値であると判定された場合、位相検出結果が過去の位相検出結果に基づいて演算された所定の演算値で置き換えられる。従って、異常な位相検出結果を除去することができる。
【0014】
【実施例】図1は、本発明の位相検出装置に適用されるデジタル位相同期ループ(DPLL)の一実施例の構成を示すブロック図である。この実施例においては、図3に示した従来の実施例において、位相比較器1とループフィルタ2の間に、適応型位相リミッタ(APL:Adaptive Phase Limiter)11が設けられている。APL11は、位相比較器1から供給される誤差電圧の異常変化を検出し、これをキャンセルするようになされている。
【0015】その他の構成および動作は、従来の場合と基本的に同様であるので、その説明は省略する。
【0016】図2は、APL11の詳細な構成を示すブロック図である。コンパレータ21(判定手段)は、例えば論理回路より構成され、位相比較器1から出力される誤差電圧(phs[kT](ここで、kTは時刻(t)であり(t=kT)、kは整数、Tは誤差電圧の更新周期を表す))と、ループフィルタ2からのVCO3に対する制御電圧(vco(t))が入力されると、これらに基づいて、所定の信号(out)を出力するようになされている。
【0017】コントローラ22は、コンパレータ21からの信号(out)と、図示せぬ外部回路(DPLLロック検出器)からの信号(locked)を入力し、それらに対応して所定のセレクト信号(sel_con)を出力する。
【0018】セレクタ23(置換手段)には、位相比較器1からの誤差電圧(phs[kT])と、後述する加算器26(演算手段)からの出力信号(phs_bup[kT])が入力され、コントローラ22からのセレクト信号(sel_con)に基づいて、信号phs[kT]または信号phs_bup[kT]のいずれか1つを、選択的に、出力信号phsc[kT]として出力するようになされている。
【0019】記憶素子24a(記憶手段)は、セレクタ23からの出力信号phsc[kT]を記憶し、時間Tだけ経過後に、セレクタ23からの出力信号phsc[kT]が供給されるまで保持するようになされている。出力信号phsc[kT]は、時間Tだけ経過後、phsc[(k−1)T]と表される。
【0020】セレクタ23から次の出力信号phsc[kT]が供給されると、それを記憶するとともに、それまで保持していた信号phsc[(k−1)T]を乗算器25a(演算手段)に供給するとともに、記憶素子24b(記憶手段)にも供給する。
【0021】記憶素子24bは、記憶素子24aから供給された信号phsc[(k−1)T]を記憶し、時間Tだけ経過後に、記憶素子24aから次の信号phsc[(k−2)T]が供給されるまで保持する。時間Tだけ経過後に、記憶素子24aから信号phsc[(k−2)T]が供給されたとき、それを記憶する。
【0022】さらに、時間Tだけ経過すると、記憶素子24aは、保持していた信号phs[(k−1)T]を乗算器25aに供給するとともに、記憶素子24bにも供給する。記憶素子24bは、記憶素子24aからの信号phs[(k−1)T]が供給されると、それまで保持していた信号phsc[(k−2)T]を乗算器25b(演算手段)に供給するようになされている。
【0023】乗算器25aは、記憶素子24aからの信号phsc[(k−1)T]に所定の係数a1を乗算し、出力する。乗算器25bは、記憶素子24bからの信号phsc[(kー2)T]に所定の係数a2を乗算し、出力するようになされている。
【0024】加算器26は、乗算器25aからの乗算結果、a1×phsc[(k−1)T]と、乗算器25bからの乗算結果、a2×phsc[(k−2)T]を加算し、信号phs_bup[kT]として出力するようになされている。
【0025】次に、その動作について説明する。コンパレータ21に、位相比較器1から出力される誤差電圧(phs[kT])と、ループフィルタ2からの出力信号(vco(t))が入力されると、コンパレータ21は、誤差電圧(phs[kT])と、スケーリングを施したループフィルタ2からの出力信号((1/(Lpf_gain))×vco[kT])を比較し、両者の値があまりにも異なる場合、すなわち、次の式1で表される条件を満たす場合、誤差電圧(phs[kT])の値は異常であると判定し、例えば、値1に対応する信号(out)をコントローラ22に出力する。例えば、ノイズバーストが生じた場合や、媒体に欠陥がある場合、誤差電圧は異常な値を示す。
【0026】
|phs[kT]−(1/(Lpf_gain))×vco[kT]| ≧Rng (式1)
【0027】式1において、定数Lpf_gainは、それに基づいたスケーリングによって、信号vco[kT]が、誤差電圧のレベルに戻されるようなループフィルタ直流利得であり、定数Rngは、設計者によって選択された所定の範囲の限界値である。
【0028】式1の条件を満たす場合、すなわち、誤差電圧(phs[kT])の値が異常であると判定された場合、コンパレータ21からは、例えば、値1に対応する信号(out)が出力され、式1の条件を満たさない場合、すなわち、次の式2の条件を満たし、誤差電圧の値が正常であると判定された場合、誤差電圧(phs[kT])の値は正常であるとされ、例えば、値0に対応する信号(out)が出力され、コントローラ22に供給される。
【0029】
|phs[kT]−(1/(Lpf_gain))×vco[kT]| <Rng (式2)
【0030】コントローラ22においては、コンパレータ21からの出力信号(out)と、DPLLロック検出器からの出力信号(locked)に基づいて、セレクタ23を制御するためのセレクト信号(sel_con)が発生され、セレクタ23に供給される。ここで、DPLLロック検出器からの出力信号(locked)は、DPLLがロックされていない捕捉(Capture)モードのとき、値0に対応するデジタル信号とされ、DPLLがロックされたトラッキング(Tracking)モードのとき、値1に対応するデジタル信号とされる。
【0031】セレクト信号(sel_con)の値は、次の式で表される。
【0032】
sel_con=locked AND out (式3)
【0033】すなわち、コントローラ22は、論理回路より構成され、信号(locked)と信号(out)が双方ともに値1に対応するデジタル信号であるとき、値1に対応するセレクト信号(sel_con)を出力する。その他の場合、値0に対応するセレクト信号(sel_con)を出力する。
【0034】DPLLロック検出器からの出力信号(locked)が、値0に対応するデジタル信号(捕捉モード)である場合、APL11はアイドル状態にあり、位相比較器1からの入力信号phsをそのまま、出力信号phscとして出力する。すなわち、コントローラ22に値0に対応するデジタル信号(locked)が入力された場合、式3より、コントローラ22は、値0に対応するセレクト信号(sel_con)を発生し、セレクタ23に供給する。
【0035】値0に対応するセレクト信号(sel_con)が供給されたセレクタ23は、位相比較器1からの入力信号(phs[kT])を、所定のタイミングでそのまま出力信号phsc[(k+1)T]として出力する。
【0036】従って、この場合、APL11の時刻t(=kT)における入力信号と誤差電圧更新周期分の時間(T)だけ経過後の時刻(t+T)における出力信号との関係は、次の式4のように表される。
【0037】
phsc[(k+1)T]=phs[kT](ただし、locked=0)
(式4)
【0038】一方、DPLLロック検出器からの出力信号(locked)が、値1(トラッキングモード)に対応するデジタル信号である場合、APL11は、アクティブ状態にある。このとき、位相比較器1より入力される誤差電圧(phs[kT])が異常であると判定された場合、すなわち、コンパレータ21からの入力信号(out)の値が1である場合、式3より、コントローラ22は、値1に対応するセレクト信号(sel_con)を発生し、セレクタ23に供給する。
【0039】セレクタ23は、値1に対応するセレクト信号(sel_con)が供給されたとき、位相比較器1から入力された誤差電圧(phs[kT])の代わりに、次の式3で表される加算器26から入力された信号(phs_bup[kT])を出力する。すなわち、誤差電圧phs[kT]は、次の式5に示すように、異常でない過去のn個の誤差電圧phsc[(k−i)T](i=1,2,...,n)のそれぞれに、定数ai(i=1,2,...,n)による重み付けを施したものの平均(phs_bup[kT])によって置き換えられる。
【0040】
【数1】

【0041】また、代わりに、次の式6で表されるような、それ自体、実際に過去の誤差電圧の平均値であるような他の値によって置き換えるようにすることも可能である。
【0042】
(1/(Lpf_gain))×vco[kT] (式6)
【0043】さらに、別の動作モードの場合、過去の誤差電圧の異常な値も含む誤差電圧phs[kT]の平均値を利用することも可能である。これら全てのアプローチは、DPLLの応答速度、許容されるジッタ量、および回路の複雑さの間における様々なトレード・オフの一例である。
【0044】このようにして、誤差電圧の変化傾向が継続するものと予測して、廃棄した誤差電圧は、誤差電圧のヒストリ(過去の誤差電圧の重み付け平均)と置き換えられる。従って、APL11のアクティブモード(locked=1)における動作は、次のように、分析的に表すことができる。
【0045】locked=1において、|phs[kT]−(1/(Lpf_gain))×vco[kT]|>Rngのとき、【数2】

【0046】locked=1において、|phs[kT]−(1/(Lpf_gain))×vco[kT]|≦Rngのとき、phsc[(k+1)T]=phs[kT] (式8)
【0047】式4、式7、および式8によって、APL11の動作が完全に定義される。
【0048】次に、上述した式5または式7で表される入力信号の置き換えが行われるときの動作について図2を参照して詳細に説明する。図2は、n=2の場合のAPL11の構成を示している。
【0049】現在の時刻t=kT(ここで、kは任意の整数、Tは誤差電圧更新期間)としたとき、セレクタ23からの出力信号phsc[(k−1)T](ここで、時刻t=(k−1)Tは、信号phsc[(k−1)T]が、現在の時刻t=kTを基準としたとき、誤差電圧更新期間Tだけ前の時刻(k−1)Tにおける出力信号であることを示している)は、記憶素子24aに供給され、記憶される。
【0050】次に、誤差電圧更新期間Tだけ経過後、記憶素子24aに保持された信号phsc[(k−2)T](ここで、時刻t=(k−2)Tは、信号phsc[(k−2)T]が、現在の時刻t=kTを基準としたとき、時間(2×T)だけ前の時刻(k−2)Tにおける出力信号であることを示している)は、記憶素子24bに供給され、記憶される。
【0051】記憶素子24aに記憶された信号phs[(k−1)T]は乗算器25aに供給され、所定の係数a1と乗算された後、加算器26に供給される。一方、記憶素子24bに記憶された信号phs[(k−2)T]は、乗算器25bに供給され、所定の係数a2と乗算された後、加算器26に供給される。
【0052】加算器26においては、乗算器25aからの乗算結果と、乗算器25bからの乗算結果とが加算され、次の式9で表される加算結果(phs_bup[kT])がセレクタ23に供給される。
【0053】
phs_bup[kT]=(a1phsc[(k−1)T]
+a2phsc[(k−2)T])/2 (式9)
【0054】コントローラ22からのセレクト信号(sel_con)の値が1であるとき、加算器26より入力された式9で表される演算結果(phs_bup[kT])が、信号phsc[kT]として選択的に出力される。
【0055】例えば、係数a1およびa2の値としては、係数a1=a2=0.5としたり、または係数a1=0.7、係数a2=0.3とすることができる。通常、過去の誤差電圧のうち、より新しいものにはより大きい重みが割り当てられるので、より新しい履歴(ヒストリ)ほど強調される。過去の誤差電圧phs[(k−1)T]およびphs[(k−2)T]は、上述したように記憶素子24a,24bに保持されるから、式9に表されるような演算を行うことが可能である。
【0056】上述したように、上記実施例においては、異常な誤差電圧の検出、およびその廃棄を行う。異常な誤差電圧は、DPLLおよびDPLLの入力信号特性によって規定される所定の範囲外のものである。この範囲は一定ではなく、DPLLの動作モード(アイドルモードまたはアクティブモード)、およびDPLLの入力信号のドリフトに従って、自動的に更新されるようにすることができる。
【0057】高速な誤差電圧の変化(例えば、ノイズおよび他の欠陥の両方または一方によって生じる)は、ループフィルタ2によって完全に除去されるのではなく、減少するだけであり、従って、PLLジッタが大きくなり、同期喪失の確率が高くなる。適応型位相リミッタ(APL11)を利用すると、所定の基準値を越える過度の誤差電圧を完全にキャンセルすることができる。例えば、強いノイズゴースト、あるいは、クロックマークパターンの欠陥により生じる入力信号の望ましくない成分のいくつかを、非線形に、完全に抑制することができる。これにより、ジッタの低減、および信頼性の向上に関して、DPLLの性能を改善することができる。この方法は、実用的であり、様々なやり方で、経済的に実施することが可能である。
【0058】このように、誤差電圧は、オンラインでそのヒストリと比較される。ここで、誤差電圧のヒストリは、誤差電圧の過去の値の重み付け平均である。誤差電圧とそのヒストリとの差が所定の基準値より大きい場合、おそらく、ノイズバースト、または媒体の欠陥によって生じたものであるため、異常とみなされる。従って、異常とみなされた誤差電圧は他の値によって置き換えられることになる。
【0059】この置き換えは、単純に、誤差電圧の過去の値、または過去の誤差電圧の線形組み合わせ、または異常でない誤差電圧だけによる線形組み合わせ、または誤差電圧のヒストリによって行うことが可能である。誤差電圧のヒストリは、上述したように、様々な計算方法によって求めることができる。例えば、ループフィルタ2の出力にループフィルタ直流利得の逆数を掛け、ループフィルタ2の出力を誤差電圧のレベルに変換することができる。または、無差別に選択された過去の誤差電圧の重み付け平均として計算することができる。あるいは、異常でない誤差電圧だけの重み付け平均として計算することができる。
【0060】なお、上記実施例においては、式5または式7における変数nの値を2とし、これに対応させて、記憶素子の数、および乗算器の数がそれぞれ2の場合について説明したが、これに限定されるものではない。
【0061】
【発明の効果】請求項1に記載の位相検出装置、および請求項4に記載の位相検出方法によれば、クロックマークの所定のものの再生波形の位相検出結果が異常値であるか否かが判定され、位相検出結果が異常値であると判定された場合、位相検出結果が過去の位相検出結果に基づいて演算された所定の演算値で置き換えられるようにしたので、異常な位相検出結果を除去することができる。従って、ジッタを低減し、信頼性を向上させることができ、装置の性能を改善することが可能となる。




 

 


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