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発明の名称 半導体回路装置および半導体回路装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8287
公開日 平成9年(1997)1月10日
出願番号 特願平7−194421
出願日 平成7年(1995)7月31日
代理人 【弁理士】
【氏名又は名称】船橋 國則
発明者 市川 勉
要約 目的


構成
特許請求の範囲
【請求項1】 半導体基体の表層側に形成された一対の不純物拡散層と、前記一対の不純物拡散層位置それぞれにおける前記半導体基体表面に形成された電極層とを備えた半導体素子を有し、前記電極層は、少なくとも互いに対向する側が半導体材料からなる半導体層であることを特徴とする半導体回路装置。
【請求項2】 前記一対の不純物拡散層はソース拡散層,ドレイン拡散層であり、かつ前記半導体素子はMOS型トランジスタであることを特徴とする請求項1記載の半導体回路装置。
【請求項3】 半導体基体の表層側に一対の不純物拡散層が形成されているとともに該一対の不純物拡散層位置それぞれの前記半導体基体表面に該半導体基体と高融点金属との合金化層が形成されてなる第1半導体素子と、前記半導体基体の表層側に一対の不純物拡散層が形成されているとともに、該一対の不純物拡散層位置それぞれの前記半導体基体表面に電極層が形成されてなり、かつ該電極層の少なくとも互いに対向する側が半導体材料からなる半導体層である第2半導体素子とを有する半導体回路装置を製造する方法であって、前記半導体基体の表層側に複数対の不純物拡散層を形成する第1工程と、該不純物拡散層位置それぞれにおける前記半導体基体表面に、前記半導体基体と高融点金属との合金化層をそれぞれ形成する第2工程と、前記合金化層を覆う状態で前記半導体基体上に絶縁膜を形成する第3工程と、前記絶縁膜上にコンタクトホール形成用のマスクを形成する第4工程と、該マスクを用いたエッチングによって、前記絶縁膜に、前記第1半導体素子を形成する領域の前記不純物拡散層に到達する第1コンタクトホールを形成するとともに、前記第2半導体素子を形成する領域における前記一対の不純物拡散層の少なくとも互いに対向する側に到達する第2コンタクトホールを形成する第5工程と、前記第1コンタクトホールの側壁を覆う状態で前記絶縁膜上に配線層を形成する工程、および前記第2コンタクトホール内の少なくとも底部に半導体材料を埋込む工程からなる第6工程とを備えていることを特徴とする半導体回路装置の製造方法。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は半導体回路装置および半導体回路装置の製造方法に関し、特にシリサイド化された一対の拡散層を有する半導体素子を用いた半導体回路装置とその製造方法とに関するものである。
【0002】
【従来の技術】従来、nMOS型電界効果トランジスタ(以下、MOSFETと記す)を用いたESD(Electro-Static Discharge) からの保護回路(以下、ESD保護回路と記す)としては、例えば図4に示す構成のものが知られている。図4に示すMOSFET50は、そのソース電極およびゲート電極が接地線51側にそれぞれ接続され、またドレイン電極が入力端子52と図示しない内部回路とを接続する入力信号線53に接続されたものであり、n型のソース,ドレイン拡散層とp型のシリコン(Si)基板とによって寄生npnバイポーラトランジスタ54を構成したものである。すなわち、n型のソース,ドレイン拡散層が寄生npnバイポーラトランジスタ54におけるエミッタ,コレクタの拡散層となり、これらの拡散層で挟まれたSi基板がベースとなるのである。
【0003】このようなMOSFET50は、多数のMOSFETを用いた半導体回路装置において、その入出力端子におけるESD保護回路用の素子として非常に有効であり広く使用されている。
【0004】ところで、近年のMOSFET製造分野では、MOSFETのソース,ドレインにおける寄生抵抗を抑制して半導体回路装置の高速化を図るために、ソース,ドレイン拡散層位置のSi基板表面に、Si基板と高融点金属との合金化層(以下、シリサイド層と記す)を形成する、いわゆるサリサイド構造を採用したものが提供されている。
【0005】
【発明が解決しようとする課題】ところが、上記サリサイド構造のMOSFETをESD保護回路素子として用いた場合、該ESD保護回路素子では、これに形成される寄生バイポーラトランジスタのコレクタ,エミッタ拡散層のベース側にも抵抗の低いシリサイド層が存在しているために、コレクタ,エミッタ拡散層間を流れる放電電流がコレクタ,エミッタ拡散層のベース側に過度に集中してこの部分の電流密度が他の部分より高くなる。
【0006】この結果、コレクタ,エミッタ拡散層のベース側の温度が高くなって熱的な破壊を起こし易い状態となってしまうため、上記ESD保護回路素子は、サリサイド構造を導入していないMOSFETをESD保護回路素子とした場合に比べてESD耐圧が著しく劣ってしまう。特に半導体回路装置における出力端子では、出力用MOSFET自身がESD保護回路も兼ねているため、ESD耐圧の低下を回避することは困難となっている。
【0007】またMOSFETに限らず、シリサイド化された拡散層を有する半導体素子をESD保護回路素子として用いた場合にも、上記と同様の理由からESD耐圧が低下するといった不都合がある。そして、ESD保護回路素子のESD耐圧が低下すると、半導体回路装置は容易に静電破壊が引き起こされ、結果として装置不良となってしまうのである。
【0008】一方、サリサイド構造のMOSFETからなるESD保護回路素子のESD耐圧の低下を防止するには、ESD保護回路素子に用いるMOSFETと、それ以外の内部回路に用いるMOSFETとを作り分けて、前者についてはサリサイド構造としないといった対策も考えられる。ところがこの場合には、シリサイド層の形成の際、ESD保護回路素子とするMOSFETをマスクする工程等を追加する必要があり、製造工程数が大幅に増えて製造コストが高くつくことになる。
【0009】本発明は上記課題を解決するためになされたものであり、シリサイド化により低抵抗化された拡散層を有する半導体素子を用いてなり、しかも優れたESD耐圧を有する半導体素子を備えた半導体回路装置と、このような装置を工程数の増加を最小限に抑えて製造できる半導体回路装置の製造方法とを提供することを目的としている。
【0010】
【課題を解決するための手段】本発明の半導体回路装置は、半導体基体の表層側に形成された一対の不純物拡散層と、一対の不純物拡散層位置それぞれにおける半導体基体表面に形成された電極層とを備えた半導体素子を有しており、またその電極層の少なくとも互いに対向する側が半導体材料からなる半導体層であるものである。
【0011】本発明の半導体回路装置の製造方法は、半導体基体の表層側に一対の不純物拡散層が形成されるとともに、この一対の不純物拡散層位置それぞれにおける半導体基体表面に半導体基体と高融点金属との合金化層が形成されてなる第1半導体素子と、半導体基体の表層側に一対の不純物拡散層が形成されているとともに、一対の不純物拡散層位置それぞれにおける半導体基体表面に電極層が形成されており、かつ電極層の少なくとも互いに対向する側が半導体材料からなる半導体層である第2半導体素子とを有する半導体回路装置を製造する方法である。すなわち、第1工程にて半導体基体の表層側に複数対の不純物拡散層を形成し、第2工程にて各不純物拡散層位置における半導体基体表面に、この半導体基体と高融点金属との合金化層をそれぞれ形成する。次いで第3工程にて、合金化層を覆う状態で半導体基体上に絶縁膜を形成し、第4工程にて絶縁膜上にコンタクトホール形成用のマスクを形成する。続いて第5工程にてこのマスクを用いたエッチングによって、上記絶縁膜に、上記の第1半導体素子を形成する領域の不純物拡散層に到達する第1コンタクトホールを形成するとともに、上記の第2半導体素子を形成する領域における前記一対の不純物拡散層の少なくとも互いに対向する側に到達する第2コンタクトホールを形成する。そして第6工程にて、第1コンタクトホールの側壁を覆う状態で絶縁膜上に配線層を形成する工程と、第2コンタクトホール内の少なくとも底部に半導体材料を埋込む工程とを行う。
【0012】上記発明によれば、以下に述べる作用がある。本発明の半導体回路装置を構成する半導体素子では、半導体基体が例えばp型の導電性を有し、不純物拡散層および電極層を構成する半導体層がn型の導電性を有する場合、半導体基体と不純物拡散層および半導体層とにより寄生npnバイポーラトランジスタが構成される。また上記半導体層は一般に高抵抗であり、しかも一対の電極層の互いに対向する側、つまりnpnバイポーラトランジスタにおけるベース側に形成されていることから、たとえ電極層の半導体層以外の箇所に低抵抗の合金化層が形成されていても、不純物拡散層におけるベース側は低抵抗化されていない。したがって、この半導体素子を半導体回路装置におけるESD保護回路素子とした場合、一対の不純物拡散層のベース側にこれら不純物拡散層間を流れる放電電流が過度に集中せず、この部分の放電電流の密度が、不純物拡散層が合金化層により低抵抗化されていない場合のそれと同等になって温度が高くならない。
【0013】また本発明の半導体回路装置の製造方法では、第1半導体素子の第1コンタクトホールを形成すると同時に、第2半導体素子の半導体層形成用の第2コンタクトホールを形成することから、工程数の増加を最小限に抑えて半導体回路装置が製造される。
【0014】
【発明の実施の形態】以下、本発明の実施形態を図面に基づいて説明する。図1は本発明の半導体回路装置の第1の実施形態例を示す説明図であり、特に本発明の特徴である半導体素子を示す図である。なお、図1(a)は前記半導体素子の要部平面図、(b)は前記半導体素子の要部側断面図である。
【0015】この実施形態例の半導体回路装置は、図1に示す半導体素子1を有しているものであり、この半導体素子1において、本発明の半導体基体となるp型のSi基板2の表層側には一対のn+ 型の不純物拡散層3,3が形成されている。またSi基板2表面には、この一対の不純物拡散層3,3を囲む状態でフィールド酸化膜4が形成されており、一対の不純物拡散層3,3位置それぞれにおけるSi基板2表面には、電極層5が形成されている。すなわち、Si基板2表面には一対の電極層5,5が相対向した状態に形成されている。
【0016】各電極層5は、その一部がn+ 型のポリシリコン,ポリサイド等の半導体材料からなる半導体層5aで構成されており、しかも半導体層5aは一対の電極層5,5においてフィールド酸化膜4を挟んで互いに対向する側に形成されている。また各電極層5は、半導体層5aを除く箇所が、Si基板2とコバルト,タングステン,チタン等の高融点金属との合金化層であるシリサイド層5bで構成されている。なお、半導体層5aは後述する層間絶縁膜6の上面位置に到達する厚みに形成されている。
【0017】そしてSi基板2上には、シリサイド層5bを覆いかつ半導体層5aの側壁を覆う状態で層間絶縁膜6が形成されている。つまり、Si基板2上の層間絶縁膜6に形成された不純物拡散層3,3に到達するコンタクトホール7を埋込む状態で半導体層5aが形成された状態となっている。
【0018】このように構成された半導体素子1を備えた半導体回路装置では、その半導体素子1がp型のSi基板2とn+ 型の不純物拡散層3,3および半導体層5aとによって、ラテラルの寄生npnバイポーラトランジスタを形成しているので、半導体素子1を半導体回路装置におけるESD保護回路素子として用いることができる。
【0019】次に、上記半導体素子1を有する半導体回路装置の製造方法に基づいて本発明の半導体回路装置の製造方法の一実施形態例を説明する。ここでは、上記電極層5に替えてシリサイド層が形成されている他は上記半導体素子1と同様に構成された第1半導体素子と、上記半導体素子1からなる第2半導体素子とを有する半導体回路装置を製造する場合について述べる。
【0020】まず、第1工程として、予めフィールド酸化膜4を形成したSi基板2に例えばイオン注入法等によって不純物を導入し、第1、第2半導体素子を形成しようとする領域毎に、その領域のSi基板1の表層側に一対の不純物拡散層3,3を形成する。次いで第2工程として、Si基板2表面に、スパッタリング法によって高融点金属膜を成膜した後、加熱処理によってSi基板2と高融点金属とをシリサイド化反応させて、各不純物拡散層3位置におけるSi基板2表面にシリサイド層を形成する。
【0021】次に第3工程として、シリサイド層を覆う状態でSi基板2上に層間絶縁膜6を形成し、第4工程にて、リソグラフィにより層間絶縁膜6上にコンタクトホール形成用のマスクを形成する。その後、第5工程にて、上記マスクを用いたエッチングによって、層間絶縁膜6に、第1半導体素子を形成する領域の不純物拡散層3に到達する第1コンタクトホールを形成するとともに、第2半導体素子を形成する領域において一対の不純物拡散層3の少なくとも互いに対向する側にそれぞれ到達する第2コンタクトホール、つまり上記のコンタクトホール7を形成する。なお、このことによって、第2半導体素子のシリサイド層5bが形成される。
【0022】そして第6工程にて、第1コンタクトホール上をマスクした状態で、例えばCVD法によりコンタクトホール7内を半導体材料で埋込む。このことにより、第2半導体素子を形成する形成領域では、半導体層5aとシリサイド層5bからなる電極層5が形成される。また、第1コンタクトホールの側壁を覆うように層間絶縁膜6上および半導体層5a上に例えばアルミニウムからなる配線層を形成する。以上の工程によって、一対の不純物拡散層3,3位置におけるSi基板2表面にシリサイド層が形成されてなる第1半導体素子と、一対の不純物拡散層3,3位置におけるSi基板2表面に電極層5が形成されてなる第2半導体素子、つまり上記実施形態例の半導体素子1とを有する半導体回路装置が製造される。
【0023】このように製造される半導体回路装置では、半導体素子1において、その一対の電極層5,5の互いに対向する側、つまりnpnバイポーラトランジスタにおけるベース側がシリサイド層5bでなく高抵抗の半導体層5aで構成されていることからその部分が低抵抗化されていない形態となる。
【0024】このため、この半導体素子1を半導体回路装置におけるESD保護回路素子とした場合、不純物拡散層3,3間を流れる放電電流が不純物拡散層3,3のベース側に集中し難く、したがって不純物拡散層3,3のベース側の放電電流の密度は、不純物拡散層3,3がシリサイド化されていない場合のそれと同等になる。この結果、半導体素子1からなるESD保護回路素子のESD耐圧は、シリサイド化されていない拡散層を備えた半導体素子をESD保護回路素子として用いた場合のESD耐圧と同等に高いものとなるので、半導体素子1をESD保護回路素子として用いた半導体回路装置は、静電破壊によりデバイス特性が劣化し難いものとなる。
【0025】また、上記した半導体回路装置の製造方法では、第1半導体素子の第1コンタクトホールを形成すると同時に、第2半導体素子である半導体素子1のコンタクトホール7を形成しており、このときシリサイド層を除去する程度にエッチングすればよいので、半導体素子1を有する半導体回路装置を工程数の増加を最小限に抑えて製造することができる。したがって、シリサイド化された拡散層を備えた半導体素子を用いてなり、しかも優れたESD耐圧を有する半導体素子1を備えた半導体回路装置を製造コストの増加を抑えて製造することができる。
【0026】なお、上記実施形態例では、各電極層5の一部が半導体層5aからなる場合について述べたが、図2に示すように各電極層5の全部が半導体層5aで構成されていても良い。この場合には、上記実施形態例の製造方法の第4工程、第5工程を自己整合コンタクト形成プロセスに換えて行っても各電極層5の全部が半導体層5aからなる半導体素子を有する半導体回路素子を製造することができる。またこのような半導体回路装置は、上記実施形態例の半導体回路装置と同様の効果を奏するものとなる。
【0027】また上記実施形態例では、半導体材料をコンタクトホール7内の上部まで埋込んで半導体層5aを形成した場合について述べたが、コンタクトホール7内の少なくとも底部に半導体材料を埋込めば良く、上記実施形態例に限定されない。
【0028】さらに上記実施形態例では、半導体層5aをコンタクトホール7を埋込む、いわゆるプラグとしたが、必ずしもプラグとする必要はなく、例えばコンタクトホール7を埋込んだ半導体層5aを、第1コンタクトホールの側壁を覆う配線層とともに上層の配線に用いても良く、その場合には、上記方法の第6工程を、第1コンタクトホールの側壁を半導体材料で覆った後に、あるいはこれと同時にコンタクトホール7内を半導体材料で埋込むようにすればよい。すなわち、本発明における請求項3記載の半導体回路装置の製造方法に係る第6工程にあっては、第1コンタクトホールの側壁を覆う状態で絶縁膜上に配線層を形成する工程と、第2コンタクトホール内の少なくとも底部に半導体材料を埋込む工程とのいずれを先に行っても良く、あるいはこれらの工程を同時に行ってよいのである。また上層のアルミニウム配線層等にこれら第1、第2半導体素子を接続する場合には、別工程によって、第1半導体素子のシリサイド層に直接接続してもよく、また第2半導体素子の半導体層5aまたはシリサイド層5bに接続してもよい。
【0029】次に本発明の半導体回路装置の第2の実施形態例を図3を用いて説明する。この実施形態例において上記第1の実施形態例と相異するのは、半導体回路装置における半導体素子がMOSFETである点である。
【0030】すなわち、本発明の半導体基体としてのp型のSi基板11表面には、MOSFET10を形成する領域を囲むようにフィールド酸化膜12が形成されており、フィールド酸化膜12で囲まれた領域にはゲート酸化膜13を介してゲート電極14が形成されている。このゲート電極14の側壁には側壁絶縁膜15が形成されており、またゲート電極14の両側のSi基板11表層側には、n+ 型の不純物拡散層であるソース,ドレイン拡散層16,16がそれぞれ形成されている。そして上記の第1の実施形態例と同様に、ソース,ドレイン拡散層16,16位置それぞれにおけるSi基板11表面には、半導体材料からなる半導体層17aとシリサイド層17bとからなる電極層17が形成されているとともに、Si基板11上には層間絶縁膜18が形成されている。
【0031】このように構成されたMOSFET10においても、p型のSi基板11とn+ 型のソース,ドレイン拡散層16,16および半導体層17aとによって、ラテラルの寄生npnバイポーラトランジスタが構成されるので、MOSFET10をMOSFETを用いた半導体回路装置におけるESD保護回路素子として用いることができる。そしてこの場合のESD保護回路素子のESD耐圧も、上記第1の実施形態例と同様の理由により、サリサイド構造を導入していないMOSFETからなるESD保護回路素子のそれと同等に高いものとなる。
【0032】また、MOSFET10を第2半導体素子とし、また第2半導体素子の電極層17に替えてシリサイド層が形成されている、つまりサリサイド構造のMOSFETを第1半導体素子として有する半導体回路装置を製造する場合にも、上記実施形態例の方法と同様、Si基板11上に層間絶縁膜18を形成した後、同じマスクを用いて層間絶縁膜18に、第1半導体素子の第1コンタクトホールと、MOSFET10における半導体層17a形成用のコンタクトホール19とを同時に形成することができる。したがって、サリサイド構造のMOSFETを用いてなり、しかもESD耐圧の優れた半導体素子を備えた半導体回路装置を、工程数の増加を最小限に抑えて製造することができる。
【0033】
【発明の効果】以上説明したように本発明の半導体回路装置を構成する半導体素子は、寄生バイポーラトランジスタが構成され、かつバイポーラトランジスタにおけるベース側に高抵抗の半導体層が形成されているものであることから、この半導体素子をESD保護回路素子とした場合、半導体素子の不純物拡散層のベース側において放電電流が高密度とならず、よってESD耐圧が、合金化により低抵抗化されていない拡散層を備えた半導体素子をESD保護回路素子としたときのそのESD耐圧と同等に高いものとなる。したがって本発明の半導体回路装置は、たとえ低抵抗化された拡散層を備えた半導体素子を用いてなる場合にも、優れたESD耐圧を有する半導体素子を備えているので、静電破壊によりデバイス特性が劣化し難いものとなる。
【0034】また本発明の半導体回路装置の製造方法では、第1半導体素子の第1コンタクトホールを形成すると同時に、第2半導体素子の半導体層形成用の第2コンタクトホールを形成することから、第1半導体素子と第2半導体素子とを工程数の増加を最小限に抑えて形成できるので、合金化により低抵抗化された拡散層を備えた半導体素子を用いてなり、しかも優れたESD耐圧を有する半導体素子を備えた半導体回路装置を製造コストの増加を抑えて、製造することができる。




 

 


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