米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> ソニー株式会社

発明の名称 半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8161
公開日 平成9年(1997)1月10日
出願番号 特願平7−154194
出願日 平成7年(1995)6月21日
代理人 【弁理士】
【氏名又は名称】船橋 國則
発明者 篠原 衛
要約 目的
ベース電極あるいはエミッタ電極の形成予定領域のゲート絶縁膜を除去する工程を削減でき、このことにより製造工程数の低減および製品歩留りの向上を図る。

構成
まず、基体10上にゲート絶縁膜1と導電膜であるPoly−Si膜(図示略)とをこの順に積層形成し、続いてリソグラフィおよびエッチングによってPoly−Si膜を、MOSトランジスタのゲート電極16のパターンに形成すると同時にバイポーラトランジスタのエミッタ電極パターン2aに形成する。次いでイオンをエミッタ電極パターン2aおよびゲート絶縁膜1を通過させて基体10に注入することにより、エミッタ電極パターン2aと基体10との間のゲート絶縁膜1における原子間の結合を切断する。
特許請求の範囲
【請求項1】 基体上にMOSトランジスタとバイポーラトランジスタとが形成されてなる半導体装置の製造方法であって、前記基体表面に絶縁膜と導電膜とをこの順に積層形成し、続いてリソグラフィおよびエッチングによって前記導電膜を、前記MOSトランジスタのゲート電極のパターンに形成すると同時に前記バイポーラトランジスタのベース電極あるいはエミッタ電極のパターンに形成する第1工程と、前記ベース電極のパターンあるいは前記エミッタ電極のパターンと前記基体との間の前記絶縁膜における原子間の結合を切断する第2工程とを有することを特徴とする半導体装置の製造方法。
【請求項2】 前記第2工程における切断を、前記ベース電極のパターンあるいは前記エミッタ電極のパターンおよび前記絶縁膜を通過させて前記基体へイオンを注入することによって行うことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】 前記第2工程における切断を、前記ベース電極のパターンあるいは前記エミッタ電極のパターンおよび前記絶縁膜を通過させて前記基体へイオンを注入し、その後該基体を熱処理することによって行うことを特徴とする請求項1記載の半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法に関し、特に同一基体上にMOSトランジスタとバイポーラトランジスタとが形成されてなる半導体装置の製造方法に関するものである。
【0002】
【従来の技術】従来、この種の半導体装置としては、NMOSトランジスタ(以下,NMOSFETと記す)およびPMOSトランジスタ(以下、PMOSFETと記す)からなるCMOSと、バイポーラトランジスタ(以下、Bipトランジスタと記す)とから構成されるバイポーラCMOS(Complementary Metal Oxide Semiconductor :BiCMOS)がある。従来より、このBiCMOSの製造プロセスにおいては、いかに製造工程数を最小限にするかということに工夫がなされている。なぜなら、製造工程数の増加は直接製造コストの増加を意味し、かつ製品歩留りの低下の原因にもなるからである。
【0003】BiCMOSの製造工程数を最小限にするための上記工夫としては、Bipトランジスタの構成要素とCMOSの構成要素とを、同一材料でかつ同一工程で形成することが一般的に行われている。図2に、CMOSのゲート電極とBipトランジスタのエミッタ電極とを、同一のポリシリコン(Poly−Si)でかつ同一工程で形成したBiCMOSの一例を示す。またそのようなBiCMOSのゲート電極、エミッタ電極の形成工程を図3に示す。なお、図2および図3では、CMOSのPMOSFETの形成領域とnpnBipトランジスタの形成領域とを示し、CMOSのNMOSFETの形成領域は省略してある。
【0004】すなわち、図2に示すBiCMOSでは、p型シリコン基板11とこの表面にn+ 型埋込み拡散層12を介して形成されたn型エピタキシャル層13とから基体10が構成されている。基体10表面には、PMOSFET14の形成領域とBipトランジスタ22の形成領域とを囲む状態で酸化シリコン(SiO2 )からなる素子分離膜17が形成されており、PMOSFET14の形成領域における基体10上には、SiO2 からなるゲート絶縁膜15を介して上記ゲート電極16が形成されている。またこのゲート電極16を覆うようにして基体10上にはCVD−SiO2 の絶縁膜18が形成されており、さらに絶縁膜18上には、基体10のp+ 型ソース、ドレイン層19にそれぞれ接続するアルミニウム(Al)のソース電極20、ドレイン電極21が形成されている。
【0005】一方、npnBipトランジスタの形成領域22において、基体10に形成されたn+ 型エミッタ層25の直上位置には、上記エミッタ電極26が形成されており、またこのエミッタ電極26を覆うようにして基体10上には絶縁膜18が形成されている。そして絶縁膜18上には、基体10に形成されたp型ベース層24に接続するAlのベース電極27と、エミッタ電極26に接続するAlのエミッタ取出電極28と、基体10に形成されたn+ 型プラグ29を介してコレクタ層23に接続するAlのコレクタ電極30とがそれぞれ形成されている。なお基体10における、PMOSFET14の形成領域とNMOSFETの形成領域とBipトランジスタ22の形成領域との間は、p+ 型のチャネルストップ領域31が形成されている。
【0006】このようなBiCMOSにおいて、ゲート電極16とエミッタ電極26とを形成するには、まず図3(a)に示すように基体10表面を酸化し、素子分離膜17によって囲まれた各素子形成予定領域141、221に膜厚が5nm程度のSiO2 からなるゲート絶縁膜15を形成する。次いで図3(b)に示すように、基体10のベースの形成予定領域222にp型不純物をイオン注入(Ion Implantation) し、ベース不純物導入層24aを形成する。次に図3(c)に示すように、エミッタの形成予定領域223におけるゲート絶縁膜15をエッチング除去する。
【0007】続いて基体10表面にCVD法によってPoly−Si膜(図示略)を形成し、このPoly−Si膜のゲートの形成予定領域142およびエミッタの形成予定領域223のそれぞれの領域に必要な不純物をドーピングする。例えばゲートの形成予定領域142には、Poly−Siを低抵抗化するための燐を高濃度にドーピングし、エミッタの形成予定領域223には、後にエミッタ層25を形成するためのヒ素をドーピングする。その後、ホトリソグラフィおよびエッチングによって、不要な領域のPoly−Si膜を除去し、図3(d)に示すようにゲート電極16およびエミッタ電極26を形成する。
【0008】そして、基体10を熱処理してベース不純物導入層24aにおける不純物の拡散および活性化を行い、図3(e)に示すようにベース層24を形成するとともに、エミッタ電極26にドーピングされているヒ素を基体10中に熱拡散させ、エミッタ電極26の直下の基体10にエミッタ層25を形成する。なお、上記した工程の以前、以降の工程は、本発明とは直接関係がなく、既知のBiCMOSの製造工程から容易に類推できる任意の製法で良いためここでは説明を省略する。
【0009】
【発明が解決しようとする課題】ところが、MOSFETのゲート電極とBipトランジスタのエミッタ電極とをPoly−Siでかつ同一工程で形成する上記の半導体装置の製造方法では、Poly−Si膜を成膜する前に、エミッタの形成予定領域のゲート絶縁膜をエッチング除去しなければならず、このゲート絶縁膜の除去のために、レジストを用いたホトリソパターニング工程、ゲート絶縁膜を除去するエッチング工程、基体表面にパターニングされた上記レジストの除去工程等、数工程が必要となってしまうという不満がある。
【0010】本発明は上記課題を解決するためになされたものであり、ベース電極あるいはエミッタ電極の形成予定領域のゲート絶縁膜を除去する工程を削減でき、このことにより製造工程数の低減および製品歩留りの向上を図れる半導体装置の製造方法を提供することを目的としている。
【0011】
【課題を解決するための手段】本発明は、基体上にMOSトランジスタとバイポーラトランジスタとが形成されてなる半導体装置の製造方法においてなされたものである。すなわち、まず第1工程にて、基体上に絶縁膜と導電膜とをこの順に積層形成し、続いてリソグラフィおよびエッチングによって上記導電膜を、MOSトランジスタのゲート電極のパターンに形成すると同時にバイポーラトランジスタのベース電極あるいはエミッタ電極のパターンに形成する。次いで第2工程にて、ベース電極のパターンあるいはエミッタ電極のパターンと基体との間の絶縁膜における原子間の結合を切断する。
【0012】
【作用】本発明の半導体装置の製造方法では、ベース電極あるいはエミッタ電極のパターンと基体との間の絶縁膜が例えば酸化シリコンからなり、またイオンをこの絶縁膜を通過させることにより酸化シリコンのシリコン原子と酸素原子との結合を切断すると、上記絶縁膜の構造が粗密となる。この結果、該絶縁膜の絶縁性が低下し、ベース電極あるいはエミッタ電極のパターンと基体とが電気的に導通する。また例えばイオンを絶縁膜を通過させた後、基体を熱処理すると、絶縁膜中のシリコン原子との結合が切断した酸素原子がベース電極あるいはエミッタ電極のパターン側に凝集し、絶縁膜の絶縁性が確実に失われて、ベース電極あるいはエミッタ電極のパターンと基体との電気的導通が確実に確保される。
【0013】
【実施例】以下、本発明の実施例を説明する。図1は本発明の半導体装置の製造方法の一実施例を説明する図であり、特に図2に示した半導体装置、すなわちNMOSFETおよびPMOSFETからなるCMOSと、npnBipトランジスタとから構成されるBiCMOSにおいて、本発明の特徴であるMOSFETのゲート電極とBipトランジスタのエミッタ電極との形成工程を示した図である。なお、図1では、CMOSのPMOSFETの形成領域とnpnBipトランジスタの形成領域とを示し、CMOSのNMOSFETの形成領域は省略してある。また、図において従来例と同一の形成要素には同一の符号を付してある。
【0014】この実施例において、MOSFETのゲート電極とBipトランジスタのエミッタ電極とを形成するには、まず図1(a)に示すように、予め表面に素子分離膜17を形成した基体10を用意し、この基体10表面を酸化して、素子分離膜17によって形成された各素子形成予定領域141、221に、約5nm程度の厚みのSiO2 からなるゲート絶縁膜1を形成する。なお、素子分離膜17の形成以前の工程は、従来と同様である。
【0015】次いで、CVD法により基体10表面にポリシリコン(Poly−Si)を堆積し、このPoly−Si膜(図示略)のゲートの形成予定領域142に、Poly−Siを低抵抗化するための燐を高濃度にドーピングし、エミッタの形成予定領域223には、後にエミッタ層を形成するためのヒ素をドーピングする。その後、ホトリソグラフィおよびエッチングによって、図1(b)に示すごとくPoly−Siからなるゲート電極16とPoly−Siからなるエミッタ電極パターン2aを形成する。
【0016】次に図1(c)に示すように、基体10のベースの形成予定領域222に、エミッタ電極パターン2aおよびゲート絶縁膜1を通過させてp型不純物であるボロンをイオン注入する。そしてベースの不純物導入層3aを形成するとともに、ゲート絶縁膜1におけるシリコン(Si)原子と酸素(O)原子との結合を切断して、ゲート絶縁膜1の構造を粗密にするという物理的ダメージを与える。
【0017】このイオン注入では、ゲート絶縁膜1に効果的に物理的ダメージを与えるため、エミッタ電極パターン2aの直下の基体10表面にイオン濃度のピーク(rp)がくるようにイオン注入の条件を設定する。例えばゲート電極16およびエミッタ電極パターン2aを構成するPoly−Si膜の膜厚が200nmで、イオン種をボロンとした場合には、ボロンの打ち込みエネルギーを65KeVとすれば、ボロン濃度のピークの位置がエミッタ電極パターン2aおよびゲート絶縁膜1を通過した位置となる。また上記イオン注入の際のドーズ量によって、形成するnpnBipトランジスタの電流利得hFEが決定されるが、1013cm-2オーダーのドーズ量が最適である。
【0018】このイオン注入工程では、1013cm-2オーダーのボロンがベースの形成予定領域222におけるゲート絶縁膜1を通過し、該ゲート絶縁膜1に上記のようなダメージを与えるため、ゲート絶縁膜1の絶縁性がエミッタ電極パターン2aとこの直下の基体10とを電気的に導通させる程度まで低下する。
【0019】上記イオン注入を行った後は、基体30を例えば1100℃で10秒程度熱処理して、上記イオン注入によってSi原子との結合が切断されたゲート絶縁膜1中のO原子をエミッタ電極パターン2a側に凝集させ、ゲート絶縁膜1の絶縁性を完全に失わせる。すなわち、ゲート絶縁膜1を完全に破壊する。このことによって図1(d)に示すように、絶縁性が失われたゲート絶縁膜1を介して基体30との電気的導通が確実になされるエミッタ電極2が形成される。またこの熱処理により、ベース不純物導入層3aに導入されている不純物を拡散しかつ活性化してベース層3を形成するとともに、エミッタ電極パターン2aからこの内部に導入されているヒ素を基体10中に熱拡散して、エミッタ電極2直下の基体10にエミッタ層4を形成する。
【0020】この熱処理では、ランプアニール等のRTA(Rapid Thermal Anneal) を利用すれば、上記ゲート絶縁膜1の破壊が効果的に行われる。またベースの形成予定領域222において、直上にエミッタ電極パターン2aが存在しない領域では、この熱処理によって上記イオン注入によるダメージがある程度回復する。
【0021】以上の工程によって、MOSFETのゲート電極16とBipトランジスタのエミッタ電極4とが形成される。なお、以降は、通常の製造工程により、図2に示すようにソース、ドレイン層19、プラグ29、絶縁膜18、ソース電極20、ドレイン電極21、ベース電極27、エミッタ取出電極28およびコレクタ電極30等を形成することにより、PMOSFET14とNMOSFETとBipトランジスタ22とからなるBiCMOSが製造される。
【0022】上記実施例では、同一のイオン注入によって、ベースの不純物導入層3aを形成することができるとともに、エミッタ電極パターン2aと基体10との間のゲート絶縁膜1の絶縁性を失わせることができる。つまり、従来のゲート絶縁膜の除去工程を行なわなくても、基体10と電気的に導通するエミッタ電極2を形成することができるので、上記ゲート絶縁膜の除去工程に必要な数工程を削減することができ、全体の製造工程数を低減できる。したがって、従来に比べて低コストでかつ歩留り良くBiCMOSを製造することができる。
【0023】なお、上記実施例ではMOSFETのゲート電極とBipトランジスタのエミッタ電極を同一の導電膜(Poly−Si)で形成した場合について述べたが、Poly−Si等の同一の材料でBipトランジスタのベース電極パターンとMOSFETのゲート電極とを形成し、このベース電極パターンと基体との間に存在する絶縁膜をイオン注入、熱処理によって破壊してゲート電極とベース電極とを形成することもできる。
【0024】また上記実施例では、イオン注入後、熱処理を行った場合について述べたが、前述したようにイオン注入のみによっても、エミッタ電極あるいはベース電極と基体との間の絶縁膜の絶縁性を、エミッタ電極あるいはベース電極とその直下の基体との電気的導通にほとんど影響しない程度まで低下させることができる。しかしながら、上記実施例のようにベース不純物導入層の拡散および活性化を兼ねた熱処理を利用することによって、工程数を増加させることなく上記絶縁膜の絶縁性をより確実に失わせることができる。
【0025】さらに上記実施例のイオン注入工程では、ベースの不純物導入層の形成を兼ねるために、イオン注入するイオンとしてボロンイオンを用いたが、その他のイオン、例えばアルゴン(Ar)イオン等を用い、上記ベースの不純物導入層を形成するためのイオン注入と絶縁膜の絶縁性を低下させるためのイオン注入とを連続して行うことも可能である。また上記実施例では、本発明をBiCMOSの製造に適用した場合について述べたが、本発明をBipトランジスタと一つのMOSFETとからなる半導体装置の製造にも適用できるのはもちろんである。
【0026】
【発明の効果】以上説明したように本発明の半導体装置の製造方法では、ベース電極あるいはエミッタ電極のパターンと基体との間の絶縁膜における原子間の結合を、例えばイオンをその絶縁膜を通過させることにより切断して該絶縁膜の構造を粗密するため、絶縁膜の絶縁性をほぼ失わせることができる。よって、該絶縁膜の除去工程を行わなくても、基体と電気的に導通するベース電極あるいはエミッタ電極を形成することができるので、上記絶縁膜の除去工程に必要な数工程を削減することができる。また上記イオンを絶縁膜を通過させた後、熱処理を行えば、上記絶縁膜の絶縁性をより確実に失わせることができる。よって本発明によれば、少ない工程数で半導体装置を製造することができるので、製造コストの削減および製品歩留りの向上を図ることができる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013