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発明の名称 不揮発性半導体記憶装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8158
公開日 平成9年(1997)1月10日
出願番号 特願平7−174197
出願日 平成7年(1995)6月16日
代理人 【弁理士】
【氏名又は名称】杉浦 正知
発明者 宮下 勝
要約 目的
スタックゲート型の不揮発性半導体記憶装置において、メモリセルの集積密度を高くし、また、アクセス速度の低下の防止およびメモリセルのデータ保持特性の向上を図る。

構成
トンネル酸化膜2上にメモリトランジスタのチャネル長およびチャネル幅にほぼ等しいサイズのフローティングゲートFGを設ける。チャネル長方向に互いに隣接するメモリトランジスタのフローティングゲートFG間の部分に、フローティングゲートFGの厚さとほぼ等しい厚さで、チャネル幅方向に延在する絶縁膜5を設ける。フローティングゲートFGおよび絶縁膜5の真上を通るように層間絶縁膜6を介してコントロールゲートCGを設ける。
特許請求の範囲
【請求項1】 フローティングゲート上にコントロールゲートが積層された構造のメモリトランジスタを有する不揮発性半導体記憶装置において、上記メモリトランジスタのチャネル長およびチャネル幅が上記フローティングゲートのサイズによって決定されていることを特徴とする不揮発性半導体記憶装置。
【請求項2】 フローティングゲート上にコントロールゲートが積層された構造のメモリトランジスタを有する不揮発性半導体記憶装置において、上記メモリトランジスタのチャネル長方向における上記フローティングゲートの幅が上記チャネル長とほぼ等しく、かつ、上記メモリトランジスタのチャネル幅方向における上記フローティングゲートの幅が上記チャネル幅とほぼ等しいことを特徴とする不揮発性半導体記憶装置。
【請求項3】 第1のメモリトランジスタの第1のフローティングゲートと、上記第1のメモリトランジスタに対して上記チャネル長方向に隣接する第2のメモリトランジスタの第2のフローティングゲートとの間の部分における半導体基板中に、上記第1のフローティングゲートおよび上記第2のフローティングゲートに対して自己整合的にソース領域またはドレイン領域を構成する拡散層が設けられていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項4】 第1のメモリトランジスタの第1のフローティングゲートと、上記第1のメモリトランジスタに対して上記チャネル長方向に隣接する第2のメモリトランジスタの第2のフローティングゲートとの間の部分が、絶縁膜により埋められていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項5】 上記絶縁膜の厚さは上記フローティングゲートの厚さとほぼ等しいことを特徴とする請求項4記載の不揮発性半導体記憶装置。
【請求項6】 上記絶縁膜は二酸化シリコン膜であることを特徴とする請求項4の不揮発性半導体記憶装置。
【請求項7】 フローティングゲート上にコントロールゲートが積層された構造のメモリトランジスタを有する不揮発性半導体記憶装置の製造方法において、半導体基板上に形成されたゲート絶縁膜上に上記メモリトランジスタのチャネル長方向における幅が上記チャネル長とほぼ等しいフローティングゲート形成用の第1の導電膜を形成する工程と、上記第1の導電膜をマスクとして上記半導体基板中に不純物を導入することによりソース領域またはドレイン領域を構成する拡散層を形成する工程と、上記半導体基板上に絶縁膜を形成する工程と、上記絶縁膜の表面が上記第1の導電膜の上面とほぼ一致するように上記絶縁膜を平坦化する工程と、上記第1の導電膜および上記絶縁膜上に層間絶縁膜を形成する工程と、上記層間絶縁膜上にコントロールゲート形成用の第2の導電膜を形成する工程と、上記第2の導電膜、上記層間絶縁膜および上記第1の導電膜を上記メモリトランジスタのチャネル幅方向における幅が上記チャネル幅とほぼ等しくなるようにパターニングすることにより上記コントロールゲートおよび上記フローティングゲートを形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項8】 上記絶縁膜を研磨することにより上記絶縁膜を平坦化するようにしたことを特徴とする請求項7記載の不揮発性半導体記憶装置の製造方法。
【請求項9】 上記絶縁膜上に塗布膜を形成し、上記塗布膜および上記絶縁膜をエッチバックすることにより上記絶縁膜を平坦化するようにしたことを特徴とする請求項7記載の不揮発性半導体記憶装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【0002】
【従来の技術】フローティングゲート上にコントロールゲートが積層された、いわゆるスタックゲート型の不揮発性半導体メモリが知られている。
【0003】図57は、従来のスタックゲート型の不揮発性半導体メモリを示し、特にそのNOR型のメモリセルの構造を示す。ここで、図57Aは平面図、図57Bは図57AのB−B線に沿っての断面図である。
【0004】図57に示すように、この従来のスタックゲート型の不揮発性半導体メモリにおいては、p型シリコン(Si)基板101の表面に、LOCOS法により二酸化シリコン(SiO2 )膜のようなフィールド絶縁膜102が選択的に設けられ、これにより素子間分離が行われている。このフィールド絶縁膜102の下側の部分におけるp型Si基板101中には、p+ 型のチャネルストッパ103が設けられている。また、フィールド絶縁膜102で囲まれた活性領域の表面には、例えば熱酸化法によりSiO2 膜からなるトンネル酸化膜104が設けられている。
【0005】トンネル酸化膜104上に、メモリトランジスタのチャネル幅方向における両側のフィールド絶縁膜102上に延在するようにフローティングゲートFG´が設けられている。このフローティングゲートFG´の表面には層間絶縁膜(カップリング絶縁膜)105が設けられている。また、フローティングゲートFG´の真上を通るようにメモリトランジスタのチャネル幅方向に延在してコントロールゲートCG´が設けられている。
【0006】また、フィールド絶縁膜102で囲まれた活性領域のうち、チャネル長方向におけるフローティングゲートFG´およびコントロールゲートCG´の両側の部分には、これらのフローティングゲートFG´およびコントロールゲートCG´に対して自己整合的にn+ 型のソース領域106およびドレイン領域107が設けられている。そして、フローティングゲートFG´およびその上に層間絶縁膜105を介して積層されたコントロールゲートCG´と、これらのソース領域106およびドレイン領域107とにより、一つのメモリトランジスタが構成されている。この場合、ソース領域106はコントロールゲートCG´と平行に延在して設けられており、ソース線を構成している。
【0007】このような従来のスタックゲート型の不揮発性半導体メモリにおいて、メモリトランジスタのチャネル長は、コントロールゲートCG´の幅によって決まる。また、メモリトランジスタのチャネル幅は、フィールド絶縁膜102で囲まれた活性領域のこのチャネル幅方向における幅によって決まる。これらのうちチャネル幅は、メモリトランジスタの能力を決める上で重要である。
【0008】
【発明が解決しようとする課題】しかし、上述の従来のスタックゲート型の不揮発性半導体メモリにおいては、LOCOS法によりフィールド絶縁膜102を形成する際に酸化マスクとして用いられるSi3 4 膜(図示せず)の端部にバーズビークが発生するため、その影響によって酸化マスクに比べて活性領域の実効的な幅が減少してしまうという問題がある。このため、このバーズビークの発生による活性領域の減少分をあらかじめ考慮して酸化マスクの幅を決定するという方法が採られていた。
【0009】ところが、この方法によると、一つのメモリトランジスタ当たりの専有面積が大きくなるため、メモリセルの集積密度を高くするという点では望ましくない。
【0010】また、フローティングゲートFG´はチャネル幅方向においてフィールド絶縁膜102上に延在しており、その両端の角部が突起状になっているため、その上に層間絶縁膜105を介して積層されたコントロールゲートCG´はこの部分で段切れを起こしやすい。このため、このメモリセル以外のメモリセルのコントロールゲートCG´に電圧が印加されにくくなり、アクセス速度の低下が生ずるおそれがあった。
【0011】さらに、フィールド絶縁膜102上のフローティングゲートFG´の角部では電流リークが発生しやすくなり、メモリセルのデータ保持特性の低下を招くという不都合も存在する。
【0012】したがって、この発明の目的は、バーズビークの発生による活性領域の実効的な幅の減少の問題がないことによりメモリセルの集積密度を高くすることができるスタックゲート型の不揮発性半導体記憶装置およびその製造方法を提供することにある。
【0013】この発明の他の目的は、フローティングゲートの角部におけるコントロールゲートの段切れや電流リークの問題がないことによりアクセス速度が速く、メモリセルのデータ保持特性が良好なスタックゲート型の不揮発性半導体記憶装置およびその製造方法を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するために、この発明における第1の発明は、フローティングゲート上にコントロールゲートが積層された構造のメモリトランジスタを有する不揮発性半導体記憶装置において、メモリトランジスタのチャネル長およびチャネル幅がフローティングゲートのサイズによって決定されていることを特徴とするものである。
【0015】この発明における第2の発明は、フローティングゲート上にコントロールゲートが積層された構造のメモリトランジスタを有する不揮発性半導体記憶装置において、メモリトランジスタのチャネル長方向におけるフローティングゲートの幅がチャネル長とほぼ等しく、かつ、メモリトランジスタのチャネル幅方向におけるフローティングゲートの幅がチャネル幅とほぼ等しいことを特徴とするものである。
【0016】この発明における第1の発明の一実施形態においては、第1のメモリトランジスタの第1のフローティングゲートと、第1のメモリトランジスタに対してチャネル長方向に隣接する第2のメモリトランジスタの第2のフローティングゲートとの間の部分における半導体基板中に、第1のフローティングゲートおよび第2のフローティングゲートに対して自己整合的にソース領域またはドレイン領域を構成する拡散層が設けられている。
【0017】この発明における第1の発明の一実施形態においては、第1のメモリトランジスタの第1のフローティングゲートと、第1のメモリトランジスタに対してチャネル長方向に隣接する第2のメモリトランジスタの第2のフローティングゲートとの間の部分が、絶縁膜により埋められている。この絶縁膜の厚さは、好適には、フローティングゲートの厚さとほぼ等しく選ばれる。この絶縁膜は、具体的には、例えば二酸化シリコン(SiO2 )膜である。
【0018】この発明における第3の発明は、フローティングゲート上にコントロールゲートが積層された構造のメモリトランジスタを有する不揮発性半導体記憶装置の製造方法において、半導体基板上に形成されたゲート絶縁膜上にメモリトランジスタのチャネル長方向における幅がチャネル長とほぼ等しいフローティングゲート形成用の第1の導電膜を形成する工程と、第1の導電膜をマスクとして半導体基板中に不純物を導入することによりソース領域またはドレイン領域を構成する拡散層を形成する工程と、半導体基板上に絶縁膜を形成する工程と、絶縁膜の表面が第1の導電膜の上面とほぼ一致するように絶縁膜を平坦化する工程と、第1の導電膜および絶縁膜上に層間絶縁膜を形成する工程と、層間絶縁膜上にコントロールゲート形成用の第2の導電膜を形成する工程と、第2の導電膜、層間絶縁膜および第1の導電膜をメモリトランジスタのチャネル幅方向における幅がチャネル幅とほぼ等しくなるようにパターニングすることによりコントロールゲートおよびフローティングゲートを形成する工程とを有することを特徴とするものである。
【0019】この発明における第3の発明の一実施形態においては、半導体基板上に形成された絶縁膜を研磨することによりこの絶縁膜を平坦化する。この研磨には、例えば化学的機械研磨法が用いられる。
【0020】この発明における第3の発明の他の一実施形態においては、半導体基板上に形成された絶縁膜をエッチバックすることによりこの絶縁膜を平坦化する。このエッチバックには、例えば反応性イオンエッチング法などのプラズマエッチング法が用いられる。
【0021】
【作用】この発明による不揮発性半導体記憶装置においては、メモリトランジスタのチャネル長およびチャネル幅がフローティングゲートのサイズによって決定される。言い換えれば、メモリトランジスタのチャネル長方向におけるフローティングゲートの幅がチャネル長とほぼ等しく、かつ、メモリトランジスタのチャネル幅方向におけるフローティングゲートの幅がチャネル幅とほぼ等しいので、メモリトランジスタ、すなわちメモリセルのサイズを加工精度によって決まる寸法まで縮小することができる。このため、メモリセルの集積密度を高くすることができる。
【0022】また、第1のメモリトランジスタの第1のフローティングゲートと、この第1のメモリトランジスタに対してチャネル長方向に隣接する第2のメモリトランジスタの第2のフローティングゲートとの間の部分が絶縁膜により埋められていることにより、コントロールゲートの下地表面が平坦化される。特に、その絶縁膜の厚さをフローティングゲートの厚さとほぼ等しくすることにより、コントロールゲートの下地表面をほぼ完全に平坦化することができる。このため、コントロールゲートの段切れが生じることがなくなる。さらに、これによって、コントロールゲートに一様に電圧が印加されるため、アクセス速度の低下が避けられる。また、フローティングゲートの角部における電流リークが発生しないので、メモリセルのデータ保持特性が向上する。
【0023】この発明による不揮発性半導体記憶装置の製造方法においては、上記の各工程を有することにより、上記の不揮発性半導体記憶装置を製造することができる。
【0024】
【実施例】以下に、この発明の一実施例について図面を参照しながら説明をする。図1〜図5はこの発明の一実施例によるスタックゲート型の不揮発性半導体メモリを示す。ここで、図1は平面図、図2は図1のII−II線に沿っての断面図、図3は図1のIII−III線に沿っての断面図、図4は図1のIV−IV線に沿っての断面図、図5は図1のV−V線に沿っての断面図をそれぞれ示す。
【0025】図1〜図5に示すように、この一実施例による不揮発性半導体メモリにおいては、例えばp型Si基板のようなp型半導体基板1の表面に、例えばSiO2 膜のようなトンネル酸化膜2が設けられている。このトンネル酸化膜2上には、例えばリン(P)のようなn型不純物が高濃度にドープされた多結晶SiからなるフローティングゲートFGが設けられている。このフローティングゲートFGは、メモリトランジスタのチャネル長方向における幅がチャネル長とほぼ等しく、かつ、メモリトランジスタのチャネル幅方向における幅がチャネル幅とほぼ等しい。
【0026】チャネル長方向に互いに隣接するメモリトランジスタのフローティングゲートFG間の部分におけるp型半導体基板1中には、これらのフローティングゲートFGに対して自己整合的に、n+ 型のソース領域3およびドレイン領域4が交互に設けられている。これらのソース領域3およびドレイン領域4はチャネル長方向に所定の幅を有し、チャネル幅方向に延在して設けられている。これらのうち、ソース領域3は共通ソース線を構成し、ドレイン領域4はビット線として用いられる。
【0027】また、このチャネル長方向に互いに隣接するメモリトランジスタのフローティングゲートFG間の部分には、例えばSiO2 膜のような絶縁膜5がチャネル幅方向に延在して設けられている。ここで、この絶縁膜5の厚さは、フローティングゲートFGの厚さとほぼ等しい。フローティングゲートFGおよび絶縁膜5上には層間絶縁膜(カップリング絶縁膜)6が設けられ、この層間絶縁膜6上にコントロールゲートCGがフローティングゲートFGの真上を通るようにチャネル長方向に延在して設けられている。この層間絶縁膜6は、例えばSiO2 膜/窒化シリコン(Si3 4 )膜/SiO2 膜からなる三層構造を有する。コントロールゲートCGは、チャネル幅方向における幅がフローティングゲートFGと等しい。このコントロールゲートCGはワード線を構成する。また、このコントロールゲートCGは、例えばPのようなn型不純物がドープされた多結晶Si膜上に例えばタングステンシリサイド(WSi2 )膜のような高融点金属シリサイド膜を積層したポリサイド膜により形成される。
【0028】この一実施例においては、フローティングゲートFGおよびその上に層間絶縁膜6を介して積層されたコントロールゲートCGと、これらに対して自己整合的に設けられたソース領域3およびドレイン領域4により、一つのメモリトランジスタが構成されている。
【0029】次に、上述のように構成されたこの一実施例による不揮発性半導体メモリの動作例について説明をする。図6は、この一実施例による不揮発性半導体メモリの等価回路を示す。ここでは、メモリセルはNOR型に構成されている。
【0030】図6において、共通ソース線SLはソース領域3により構成されている。また、ビット線BL1、BL2、BL3、BL4、…はそれぞれドレイン領域4により構成されている。これらのビット線は、メモリトランジスタのチャネル長方向にm本配置されている。この一実施例においては、全てのメモリトランジスタのソース側は共通ソース線SLに接続され、また全てのドレイン側はいずれかのビット線に接続されている。ワード線WL1、WL2、WL3、WL4、…はそれぞれコントロールゲートCGにより構成されている。これらのワード線は、メモリトランジスタのチャネル幅方向にn本配置されている。
【0031】メモリセルの選択は、これらのワード線WL1、WL2、WL3、WL4、…のいずれか一つおよびビット線BL1、BL2、BL3、BL4、…のいずれか一つを選択して所定の電圧を印加することにより行う。
【0032】ここで、図6中において丸で囲んだメモリセルに対して読み出しおよび書き込みを行う場合について説明をする。
【0033】まず、このメモリセルの情報を読み出す場合には、ワード線WL2に例えば+5Vの電圧を印加し、その他のワード線WL1、WL3、WL4、…は全て0Vに設定する。また、ビット線BL2に例えば+1Vの電圧を印加し、その他のビット線BL1、BL3、BL4、…は全て0Vに設定する。共通ソース線SLは接地し、0Vに設定する。
【0034】次に、このメモリセルに情報の書き込みを行う場合には、ワード線WL2に例えば+12Vの電圧を印加し、その他のワード線WL1、WL3、WL4、…は全て0Vに設定する。また、ビット線BL2に例えば+5Vの電圧を印加し、その他のビット線BL1、BL3、BL4、…は全て0Vに設定する。共通ソース線SLは接地し、0Vに設定する。
【0035】また、消去に関しては、ワード線単位で消去を行う場合と、全てのメモリセルを一括して消去する場合とがある。まず、ワード線単位で消去を行う場合には、ワード線WL2に例えば−12Vの電圧を印加し、その他のワード線WL1、WL3、WL4、…は全て0Vに設定する。また、全てのビット線BL1、BL2、BL3、BL4、…はオープン(フローティング)とし、共通ソース線SLは例えば+5Vに設定する。一方、全てのメモリセルの情報を一括消去する場合には、全てのワード線WL1、WL2、WL3、WL4、…を例えば−12Vに設定し、他はワード線単位で消去を行う場合と同様とする。
【0036】次に、上述のように構成されたこの一実施例による不揮発性半導体メモリの製造方法について図7〜図56を参照しながら説明をする。ここで、図7、図12、図17、図22、図27、図32、図37、図42、図47および図52は図1に対応した平面図、図8、図13、図18、図23、図28、図33、図38、図43、図48および図53は図2に対応した断面図、図9、図14、図19、図24、図29、図34、図39、図44、図49および図54は図3に対応した断面図、図10、図15、図20、図25、図30、図35、図40、図45、図50および図55は図4に対応した断面図、図11、図16、図21、図26、図31、図36、図41、図46、図51および図56は図5に対応した断面図である。
【0037】すなわち、この一実施例による不揮発性半導体メモリを製造するには、図7〜図11に示すように、まず、例えばp型Si基板のようなp型半導体基板1の表面に、例えば熱酸化法によりSiO2 膜のようなトンネル酸化膜2を形成する。次に、フローティングゲートFG形成用の多結晶Si膜11を、例えばCVD法により全面に形成する。次に、この多結晶Si膜11に、例えばPなどのn型不純物をイオン注入法や熱拡散法によりドープする。次に、この多結晶Si膜11上に、メモリトランジスタのチャネル幅方向に延在する所定形状のレジストパターン12をリソグラフィー法により形成する。
【0038】次に、図12〜図16に示すように、このレジストパターン12をマスクとして多結晶Si膜11をエッチングし、パターニングする。このパターニング後の多結晶Si膜11の幅によってメモリトランジスタのチャネル長が決定される。
【0039】次に、図17〜図21に示すように、多結晶Si膜11およびレジストパターン12をマスクとして、p型半導体基板1中にイオン注入法により、例えばヒ素(As)のようなn型不純物をドープする。この後、必要に応じて、レジストパターン12を除去してから注入不純物の電気的活性化のためのアニールを行う。これによって、フローティングゲートFG形成用の多結晶Si膜11に対して自己整合的にn+ 型のソース領域3およびドレイン領域4が形成される。
【0040】次に、図22〜図26に示すように、例えばCVD法によりSiO2 膜のような絶縁膜5を全面に形成する。この絶縁膜5の厚さは、少なくとも多結晶Si膜11よりも厚くする。
【0041】次に、絶縁膜5上に、例えばレジストなどの塗布膜(図示せず)を形成し、表面を平坦化する。次に、この塗布膜および絶縁膜5を、例えば反応性イオンエッチング(RIE)法などにより基板表面に対して垂直方向にエッチバックする。このエッチバックは、多結晶Si膜11の上面が露出するまで行う。これによって、図27〜図31に示すように、絶縁膜5の表面が多結晶Si膜11の上面と一致し、表面がほぼ完全に平坦化される。
【0042】次に、図32〜図36に示すように、熱酸化法やCVD法などにより全面に、例えばSiO2 膜/Si3 4 膜/SiO2 膜の三層構造を有する層間絶縁膜6を形成する。
【0043】次に、図37〜図41に示すように、コントロールゲートCG形成用に、例えばポリサイド膜13を全面に形成する。このポリサイド膜13は、例えばCVD法により多結晶Si膜を形成し、この多結晶Si膜に例えばPのようなn型不純物をドープした後、例えばスパッタリング法によりこの多結晶Si膜上に高融点金属シリサイド膜を形成することにより形成する。次に、メモリトランジスタのチャネル長方向に延在する所定形状のレジストパターン14をリソグラフィー法により形成する。
【0044】次に、このレジストパターン14をマスクとしてポリサイド膜15をエッチングし、パターニングする。これによって、図42〜図46に示すように、コントロールゲートCGが形成される。
【0045】次に、図47〜図51に示すように、レジストパターン14およびコントロールゲートCGをマスクとして層間絶縁膜6を、例えばRIE法によりエッチングする。
【0046】次に図52〜図56に示すように、レジストパターン14、コントロールゲートCGおよび層間絶縁膜6をマスクとして、絶縁膜5に対して多結晶Si膜11のみが選択的にエッチングされるようなエッチング条件で、多結晶Si膜11をエッチングする。これによって、フローティングゲートFGがコントロールゲートCGと同一の幅で形成されるとともに、メモリトランジスタのチャネル幅が、フローティングゲートFGのチャネル幅方向における幅とほぼ等しく決定される。この後、レジストパターン14を除去する。
【0047】以上により、目的とする不揮発性半導体メモリが完成する。
【0048】以上述べたように、この一実施例による不揮発性半導体メモリによれば、メモリトランジスタのチャネル長およびチャネル幅はそれぞれフローティングゲートFGのチャネル長方向における幅およびチャネル幅方向における幅によって決定されているので、従来のようにバーズビークによる活性領域の実効的な幅の減少の問題がなく、メモリトランジスタ、すなわちメモリセルのサイズを加工精度によって決まる最小寸法まで縮小することができる。このため、メモリセルの高集積密度化が可能である。
【0049】また、この一実施例による不揮発性半導体メモリによれば、チャネル長方向において互いに隣接するメモリトランジスタのフローティングゲートFG間の部分が、このフローティングゲートFGの厚さとほぼ等しい厚さの絶縁膜8により埋められているため、コントロールゲートCGの下地表面はほぼ完全に平坦化されている。このため、コントロールゲートCGの段切れが生じることがない。さらに、これによって、コントロールゲートCGに一様に電圧が印加されるため、アクセス速度の低下が避けられる。また、フローティングゲートFGの角部における電流リークが発生しないので、メモリセルのデータ保持特性が良好である。
【0050】以上、この発明の一実施例について具体的に説明したが、この発明は、上述の実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【0051】例えば、上述の一実施例において挙げた数値は、あくまで例に過ぎず、これらに限定されるものではない。
【0052】また、上述の一実施例における層間絶縁膜6は、SiO2 膜単層のものでもよい。
【0053】また、上述の一実施例においては、絶縁膜5を平坦化する方法として、絶縁膜5上に塗布膜を形成した後、これらをRIE法によりエッチバックする方法を用いているが、この絶縁膜5を化学的機械研磨法により研磨する方法を用いてもよい。
【0054】さらに、上述の一実施例においては、メモリセルの構造をNOR型のものとしたが、この発明による不揮発性半導体記憶装置におけるメモリセルの構造は、DINOR型、AND型、NAND型などのいずれの論理型のメモリセルであってもよい。
【0055】
【発明の効果】以上説明したように、この発明による不揮発性半導体記憶装置によれば、メモリトランジスタのチャネル長およびチャネル幅がフローティングゲートのサイズによって決定され、換言すれば、メモリトランジスタのチャネル長方向におけるフローティングゲートの幅がこのチャネル長とほぼ等しく、かつ、メモリトランジスタのチャネル幅方向におけるフローティングゲートの幅がこのチャネル幅とほぼ等しいので、メモリトランジスタ、すなわちメモリセルのサイズを加工精度によって決まる最小寸法まで縮小することができる。このため、メモリセルの集積密度を高くすることができる。
【0056】また、この発明による不揮発性半導体記憶装置によれば、一つのメモリトランジスタのフローティングゲートと、このメモリトランジスタに対してチャネル長方向に隣接するメモリトランジスタのフローティングゲートとの間の部分が絶縁膜により埋められていることにより、コントロールゲートの下地表面が平坦化される。特に、この絶縁膜の厚さをフローティングゲートの厚さとほぼ等しくすることにより、コントロールゲートの下地表面をほぼ完全に平坦化することができる。このため、コントロールゲートの段切れが生じることがない。さらに、これによって、コントロールゲートに一様に電圧が印加されるため、アクセス速度の低下が避けられる。また、フローティングゲートの角部における電流リークが発生しないので、メモリセルのデータ保持特性が向上する。
【0057】また、この発明による不揮発性半導体記憶装置の製造方法によれば、上述したような、メモリセルの集積密度が高く、かつ、アクセス速度が速く、メモリセルのデータ保持特性も良好な不揮発性半導体記憶装置を製造することができる。




 

 


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