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発明の名称 不揮発性記憶素子およびその形成方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8156
公開日 平成9年(1997)1月10日
出願番号 特願平7−151267
出願日 平成7年(1995)6月19日
代理人 【弁理士】
【氏名又は名称】船橋 國則
発明者 田中 陽
要約 目的
フローティングゲートから素子分離領域への電荷のリークを防止することができる不揮発性記憶素子を提供すること。

構成
素子分離用溝12間に挟まれたシリコン基板11上面にそれぞれ第1ゲート絶縁膜13を介してフローティングゲート14が形成され、互いに隣合う第1ゲート絶縁膜13およびフローティングゲート14間には溝状孔部15が形成されている。溝状孔部15内の少なくとも一部と素子分離用溝12内とには、後述する第2絶縁膜16bより膜質が緻密でかつ少なくとも溝状孔部12の内面を覆う第1絶縁膜16aと、素子分離用溝12内を埋込むとともに溝状孔部15内を第1絶縁膜16aを介して埋込む第2絶縁膜16bとからなる素子分離膜16が形成されており、フローティングゲート14上には、第2ゲート絶縁膜17を介してコントロールゲート18が形成されている。
特許請求の範囲
【請求項1】 半導体基体に所定間隔で形成された素子分離用溝と、該素子分離用溝間に挟まれた半導体基体上面にそれぞれ第1ゲート絶縁膜を介して形成されかつ前記素子分離用溝の長さ方向に対して略垂直な方向に形成配置されたフローティングゲートと、互いに隣合う前記第1ゲート絶縁膜および前記フローティングゲート間に形成されて前記素子分離用溝に連通する溝状孔部と、該溝状孔部内の少なくとも一部と前記素子分離用溝内とを埋込む状態で形成された素子分離膜と、前記フローティングゲート上に第2ゲート絶縁膜を介して形成されたコントロールゲートとを有する不揮発性記憶素子において、前記素子分離膜は、少なくとも前記溝状孔部の内面を覆う第1絶縁膜と、前記素子分離用溝内を埋込むとともに前記溝状孔部内を前記第1絶縁膜を介して埋込む第2絶縁膜とからなり、前記第1絶縁膜は前記第2絶縁膜より膜質が緻密であることを特徴とする不揮発性記憶素子。
【請求項2】 半導体基体上に絶縁膜と導電膜とを順次積層形成する工程と、前記導電膜、前記絶縁膜および前記半導体基体の表層部をエッチングし、前記半導体基体の表層部上に所定間隔で配列された複数列の溝を形成して、該溝間に前記導電膜からなるフローティングゲート列と前記絶縁膜からなる第1ゲート絶縁膜列とを形成する工程と、前記溝における、前記フローティングゲート列および前記第1ゲート絶縁膜列の側方に位置する溝上部の内面の少なくとも一部を第1絶縁膜で覆い、かつ前記溝における前記半導体基体内に位置する溝底部内を第2絶縁膜で埋込むとともに前記溝上部内を前記第1絶縁膜を介して前記第2絶縁膜で埋込み、前記第1絶縁膜と前記第2絶縁膜とからなる素子分離膜を形成する工程と、前記フローティングゲート列を覆う状態で前記素子分離膜上に、第2ゲート絶縁膜形成用の絶縁膜とコントロールゲート形成用の導電膜とを順次積層形成する工程とを有してなり、前記第1絶縁膜を、前記第2絶縁膜より緻密な膜質に形成することを特徴とする不揮発性記憶素子の形成方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、不揮発性記憶素子およびその形成方法に関し、特にNAND型のフラッシュEEPROMからなる不揮発性記憶素子とその形成方法とに関するものである。
【0002】
【従来の技術】一般に、この種の不揮発性記憶素子は図4に示すように、メモリ素子31が直列に形成配置されてなるメモリ素子領域30と、メモリ素子31の配列方向に対して略平行に選択トランジスタ41が形成配置されてなる選択トランジスタ領域40とを備えて構成されている。
【0003】メモリ素子領域30では、図5に示すように、上記配列方向において互いに隣合うメモリ素子31間の半導体基板51に素子分離用溝52が形成されており、また素子分離用溝52間に挟まれた半導体基板51上面に、それぞれ第1ゲート絶縁膜53を介してフローティングゲート54が形成されて、互いに隣合うメモリ素子31の第1ゲート絶縁膜53およびフローティングゲート54間に素子分離用溝52に連通する溝状孔部55が形成されている。そして、溝状孔部55内の一部と素子分離用溝52内とを埋込む状態で素子分離膜56が形成され、フローティングゲート54上には、第2ゲート絶縁膜57を介してコントロールゲート58が形成されている。
【0004】従来、このようなメモリ素子31を備えた不揮発性記憶素子を形成するするにあたっては、素子の面積を縮小するために、素子分離領域となる上記素子分離膜56をフローティングゲート54と自己整合的に形成している。
【0005】すなわち、半導体基板51上に酸化膜と導電膜とを順次積層形成した後、この導電膜上にレジストパターン60を形成し、該レジストパターン60をマスクとして上記導電膜、酸化膜および半導体基板51の表層部をエッチングする。このことにより図6(a)に示すように、半導体基板51の表層部上に所定間隔で配列された複数列の溝61を形成して、上記導電膜からなるフローティングゲート列54aと、上記酸化膜からなる第1ゲート絶縁膜列53aとを形成する。こうして形成される溝61では、フローティングゲート列54aと第1ゲート絶縁膜列53aとの側方に位置する溝61の上部が上記した溝状孔部55となり、また半導体基板51内に位置する溝61の底部が上記素子分離用溝52となる。つまり上記エッチングでは、フローティングゲート54および第1ゲート絶縁膜53における素子分離用溝52の長さ方向の側部を加工すると同時に、素子分離用溝52を形成する。
【0006】そして図6(b)に示すように、溝61内を埋込む状態でフローティングゲート列54a上にCVDによる酸化膜62を形成し、これをエッチバックして図6(c)に示すように、溝状孔部55内の一部と素子分離用溝52内とを埋込んでなる素子分離膜56を形成する。なお、素子分離膜56形成後は、フローティングゲート列54aを覆うようにして素子分離膜56上に第2ゲート絶縁膜57形成用の絶縁膜63を形成し、さらに絶縁膜63上にコントロールゲート54形成用の導電膜(図示略)を積層形成する工程を行う。
【0007】
【発明が解決しようとする課題】ところで、上記のメモリ素子31を有する不揮発性記憶素子では、図5に示すように、素子分離膜56とフローティングゲート54とが直接接触する箇所64が生じる。しかしながら素子分離膜56は、埋込み特性が良好であるものの膜質が粗なCVDによる酸化膜からなるために、フローティングゲート54にて蓄積された電荷が上記接触箇所64から素子分離膜56へとリークし、フローティングゲート54の電荷保持特性が劣化するという不具合が起きている。したがって、自己整合的に素子分離領域を形成するNAND型フラッシュEEPROMからなる不揮発性記憶素子において、フローティングゲートから素子分離領域への電荷のリークを防止でき、このことによりメモリ素子の電荷保持特性の向上を図れる技術の開発が望まれている。
【0008】
【課題を解決するための手段】本発明の不揮発性記憶素子では、半導体基体に所定間隔で素子分離用溝が形成されており、素子分離用溝間に挟まれた半導体基体上面にそれぞれ第1ゲート絶縁膜を介してフローティングゲートが形成されている。これらフローティングゲートは、素子分離用溝の長さ方向に対して略垂直な方向に形成配置されおり、互いに隣合う第1ゲート絶縁膜およびフローティングゲート間には、素子分離用溝に連通する溝状孔部が形成されている。溝状孔部内の少なくとも一部と上記素子分離用溝内とには、少なくとも溝状孔部の内面を覆う第1絶縁膜と、素子分離用溝内を埋込むとともに溝状孔部内を前記第1絶縁膜を介して埋込む第2絶縁膜とからなる素子分離膜が形成されており、第1絶縁膜が第2絶縁膜より膜質が緻密な膜で形成されている。そしてフローティングゲート上には、第2ゲート絶縁膜を介してコントロールゲートが形成されている。
【0009】また本発明の不揮発性記憶素子の形成方法では、まず半導体基体上に絶縁膜と導電膜とを順次積層形成する。次いでこの導電膜、絶縁膜および半導体基体の表層部をエッチングし、半導体基体の表層部上に所定間隔で配列された複数列の溝を形成して、この溝間に上記導電膜からなるフローティングゲート列と上記絶縁膜からなる第1ゲート絶縁膜列とを形成する。続いて、上記溝における、フローティングゲート列および第1ゲート絶縁膜列の側方に位置する溝上部の内面の少なくとも一部を第1絶縁膜で覆い、かつ溝における半導体基体内に位置する溝底部内を第2絶縁膜で埋込むとともに溝上部内を第1絶縁膜を介して第2絶縁膜で埋込み、第1絶縁膜と前記第2絶縁膜とからなる素子分離膜を形成する。この際、第1絶縁膜を、前記第2絶縁膜より緻密な膜質に形成する。そしてフローティングゲート列を覆う状態で素子分離膜上に、第2ゲート絶縁膜形成用の絶縁膜とコントロールゲート形成用の導電膜とを順次積層形成する。
【0010】
【作用】本発明の不揮発性記憶素子では、素子分離領域を構成する素子分離膜が第1絶縁膜と第2絶縁膜とからなり、互いに隣合うフローティングゲート間に形成された溝状孔部の内面が、膜質が緻密な上記第1絶縁膜で覆われているため、フローティングゲートに蓄積された電荷が、フローティングゲートと第1絶縁膜との接触箇所から第2絶縁膜へとリークするのが防止される。
【0011】また本発明の不揮発性記憶素子の形成方法では、フローティングゲート列および第1ゲート絶縁膜列の側方に位置する溝上部の内面の少なくとも一部を緻密な膜質からなる第1絶縁膜で覆い、溝上部内を第1絶縁膜を介して第2絶縁膜で埋込むことから、フローティングゲートとの接触箇所における素子分離膜として上記緻密な膜質の第1絶縁膜が形成されるので、フローティングゲートに蓄積された電荷のリークが防止されるメモリ素子が形成されることになる。
【0012】
【実施例】以下、本発明の実施例を図面に基づいて説明する。図1は本発明の不揮発性記憶素子の一実施例を示す要部側断面図であり、特にNAND型フラッシュEEPROMからなる不揮発性記憶素子において、本発明の特徴であるメモリ素子領域の断面を示す図である。
【0013】図1に示すように、この不揮発性記憶素子におけるメモリ素子領域は従来と同様、本発明の半導体基体となるP型のシリコン基板11に、メモリ素子10が直列に形成配置されてなるものである。その配列方向において互いに隣合うメモリ素子10間のシリコン基板11には、それぞれ深さ100nm程度の素子分離用溝12が形成されており、よってシリコン基板11には所定間隔で複数の素子分離用溝12が配列形成された状態となっている。
【0014】素子分離用溝12間に挟まれたシリコン基板11上面には、それぞれ膜厚10nm程度の熱酸化膜からなる第1ゲート絶縁膜13と、ポリシリコンからなる膜厚100nm程度のフローティングゲート14が順次積層形成されており、メモリ素子10の配列方向において互いに隣合うメモリ素子10の第1ゲート絶縁膜13およびフローティングゲート14の間には、素子分離用溝12に連通する溝状孔部15が形成されている。そして、溝状孔部15内の一部と素子分離用溝12内とには、これを埋込む状態で本発明の特徴である素子分離領域を構成する素子分離膜16が形成されている。
【0015】すなわち、素子分離膜16は、溝状孔部15の内面の一部を覆う第1絶縁膜16aと、素子分離用溝12を埋込みかつ溝状孔部15内を第1絶縁膜16aを介して埋込む第2絶縁膜16bとから構成されており、第2絶縁膜16bは埋込み特性の良好なCVDにより形成される酸化膜(以下、CVD酸化膜と記す)よりなっている。また、第1絶縁膜16aは第2絶縁膜16bよりも膜質が緻密な膜からなり、例えばCVD酸化膜よりも膜質が緻密で、かつ絶縁耐圧、界面準位電荷密度等にも優れた熱酸化膜や通常のCVDよりも高温のCVDプロセスによって形成される酸化膜(以下、HTO膜と記す)で形成されている。
【0016】そして、フローティングゲート14上および溝状孔部15内に埋込まれた素子分離膜16上には、フローティングゲート14を覆うようにして熱酸化膜、シリコン窒化膜、熱酸化膜の3層膜からなる膜厚15nm程度の第2ゲート絶縁膜17が形成されており、さらに第2ゲート絶縁膜17上には膜厚が100nm程度のポリシリコンからなるコントロールゲート18が形成されている。
【0017】このようなメモリ素子10では、フローティングゲート14と接触する箇所の素子分離膜16が膜質が緻密な第1絶縁膜16aからなるため、フローティングゲート14に蓄積された電荷が素子分離膜16へとリークするのを防止することができる。よって、本実施例のNAND型フラッシュEEPROMからなる不揮発性記憶素子は、電荷保持特性の優れたメモリ素子10を有するものとなる。
【0018】なお、上記実施例では、本発明の素子分離膜の第1絶縁膜が溝状孔部の内面にのみ形成されている場合について説明したが、例えば図2に示すように溝状孔部15の内面およびこれに連通する素子分離用溝12の内面に第1絶縁膜16aが形成され、かつ溝状孔部15内および素子分離用溝12内を第1絶縁膜16aを介してこれらを埋込むように第2絶縁膜16bが形成されていてもよいのはもちろんである。
【0019】また上記実施例では、本発明の素子分離膜の第1絶縁膜が溝状孔部の内面の一部を覆うように形成されている場合について述べたが、溝状孔部の内面全体を覆うように形成されていてもよく、したがって、溝状孔部内を完全に埋込むように素子分離膜が形成されていてもよい。ただし、上記実施例のように溝状孔部内の一部を埋込むようにして素子分離膜を形成することにより、メモリ素子の電気的特性のより一層の向上を図ることができる。
【0020】次に図2に示した不揮発性記憶素子の形成方法に基づき、本発明の不揮発性記憶素子の形成方法の一実施例を図3を用いて説明する。まず、シリコン基板11上に熱酸化法によって10nm程度の膜厚の酸化膜(図示略)を形成し、次いで酸化膜上にCVD法によってフローティングゲート14形成用のポリシリコン膜(図示略)を膜厚が100nm程度になるように堆積する。
【0021】続いてリソグラフィおよびエッチングによって、上記酸化膜、ポリシリコン膜およびシリコン基板11の表層部をエッチングし、図3(a)に示すように、シリコン基板11の表層部上に所定間隔で配列された複数列の溝19を形成して、ポリシリコン膜からなるフローティングゲート列14aと酸化膜からなる第1ゲート絶縁膜列13aとを形成する。このフローティングゲート列14aおよび第1ゲート絶縁膜列13aは、形成しようとするフローティングゲート14および第1ゲート絶縁膜13において素子分離用溝12の長さ方向の側部(図2参照)のみが加工されてなる形状のものである。
【0022】こうして形成される溝19における、フローティングゲート列14aと第1ゲート絶縁膜列13aとの側方に位置する溝19の上部が、図2に示したメモリ素子10における溝状孔部15となり、またシリコン基板11内に位置する溝19底部が図2に示したメモリ素子10における素子分離用溝12となる。なおこの実施例では、上記エッチングにより素子分離用溝12を100nm程度となるように形成する。上記エッチングの後は、チャネルストップを形成するためのボロンのイオン注入を、エネルギーを60keV、ドーズ量を5×1013cm-2とした条件で行う。
【0023】次に図3(b)に示すように、熱酸化法によって、フローティングゲート列14a表面に第1絶縁膜16a形成用の熱酸化膜20を15nm程度の膜厚に形成する。この工程では、シリコン基板11の表面も熱酸化されて熱酸化膜20が形成される。次いでCVD法によって、図3(c)に示すように溝19内を埋込むようにして第1絶縁膜16a上に第2絶縁膜16b形成用のCVD酸化膜21を300nm程度の厚みに形成する。
【0024】その後、エッチングを用いた通常のエッチバックによって、フローティングゲート列14aの上面が露出するようにCVD酸化膜21および熱酸化膜20を除去する。なお、この工程では、エッチングのばらつきを考慮してフローティングゲート列14aの上面を確実に露出させるため、および形成するメモリ素子10の電気的特性をより向上させるため、図3(d)に示すようにフローティングゲート列14aの上面位置より一定寸法深くエッチングすることが好ましい。この実施例では、溝19内にCVD酸化膜21および熱酸化膜20を合わせて150nm程度の厚み分残るようにエッチングを行う。
【0025】そしてこのエッチング工程により、溝19の上部、つまり溝状孔部15の内面の一部を覆う熱酸化膜20からなる第1絶縁膜16aを形成する。また同時に、溝19の底部、つまり素子分離用溝12内を埋込みかつ溝状孔部15内を第1絶縁膜16aを介して埋込むCVD酸化膜21からなる第2絶縁膜16bを形成し、第1絶縁膜16aと第2絶縁膜16bとからなる素子分離膜16を得る。
【0026】素子分離膜16形成後は、通常のプロセスを行う。すなわち、図3(e)に示すように、フローティングゲート列14aを覆う状態で素子分離膜16上に熱酸化膜、シリコン窒化膜、熱酸化膜をこの順に積層してこれらの積層体からなる第2ゲート絶縁膜17形成用の絶縁膜22を形成する。
【0027】さらに図3(f)に示すように、絶縁膜22上にコントロールゲート18形成用のポリシリコンからなる導電膜23を100nm程度積層する。なお、図示しないが、その後のリソグラフィおよびエッチングによって、絶縁膜22を第2ゲート絶縁膜17の形状に、また導電膜23をコントロールゲート18の形状にそれぞれ加工するとともに、フローティングゲート列14aおよび第1ゲート絶縁膜13a列における、素子分離用溝12の長さ方向に対して略直交する方向の側部を加工し、フローティングゲート14および第1ゲート絶縁膜13を形成する。
【0028】上記した不揮発性記憶素子の形成方法では、同じエッチング工程で溝19とフローティングゲート列14aと第1ゲート絶縁膜列13aとを加工するため、自己整合的に溝19内に素子分離膜16が形成される。またCVD酸化膜21の形成の前に、第1絶縁膜16a形成用の熱酸化膜20を形成するため、フローティングゲート14との接触箇所に、膜質が緻密でフローティングゲート14に蓄積された電荷の素子分離膜16へのリークを防止できる第1絶縁膜16aを形成することができる。しかも、溝19内を熱酸化膜20を介して埋込み特性の良いCVD酸化膜21で埋込むため、絶縁性の良好な素子分離膜16を形成することができる。
【0029】したがって、電荷保持特性に優れかつ面積が縮小化されたメモリ素子10を有する不揮発性記憶素子を形成することができる。なお、上記実施例では、熱酸化法によってフローティングゲート列表面に第1絶縁膜形成用の膜を形成した場合について述べたが、例えば高温のCVD法によって第1絶縁膜形成用の膜を形成してもよく、上記実施例に限定されない。
【0030】
【発明の効果】以上説明したように本発明の不揮発性記憶素子では、フローティングゲートと接触する箇所の素子分離膜が膜質が緻密な第1絶縁膜からなるため、フローティングゲートに蓄積された電荷が素子分離膜へとリークするのを防止することができる。よって、電荷保持特性の優れたメモリ素子を有する不揮発性記憶素子となる。また本発明の不揮発性記憶素子の形成方法では、フローティングゲートとの接触箇所に、膜質が緻密でありフローティングゲートに蓄積された電荷の素子分離膜へのリークを防止できる第1絶縁膜を形成することができるので、電荷保持特性に優れかつ面積が縮小化されたメモリ素子を形成することができる。




 

 


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