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発明の名称 2層ゲートを備えた半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8155
公開日 平成9年(1997)1月10日
出願番号 特願平7−150029
出願日 平成7年(1995)6月16日
代理人 【弁理士】
【氏名又は名称】船橋 國則
発明者 山中 英俊
要約 目的
本発明は、誘電体膜えお介して形成される2層ゲートの容量結合比を大きくするとともにセルサイズを小さくして集積度を向上を図る。

構成
下部電極13と上部電極16との間に誘電体膜からなる第2ゲート絶縁膜15を設けてなる2層ゲート17を備えた半導体装置1 であって、第2ゲート絶縁膜15が形成される側における下部電極13の表面に導電性の島状パターン14を形成したものである。その製造方法は、マスクパターン(図示省略)の開口部(図示省略)内に第2電極形成膜(図示省略)を埋め込む状態に形成した後、余分な第2電極形成膜を除去して開口部内に第2電極形成膜からなる島状パターン14を形成し、次いでマスクパターンを除去する。その後、第2ゲート絶縁膜15、上部電極13を形成する膜を成膜した後、パターニングして2層ゲート17を形成する。
特許請求の範囲
【請求項1】 上部電極と下部電極との間に誘電体膜を設けてなる2層ゲートを備えた半導体装置において、前記誘電体膜が形成される側における前記下部電極の表面に導電性の島状パターンを形成したことを特徴とする2層ゲートを備えた半導体装置。
【請求項2】 下部電極と誘電体膜と上部電極とを積層してなる2層ゲートを備えた半導体装置の製造方法において、下部電極を形成するための第1電極形成膜を成膜した後、該第1電極形成膜上に該下部電極の形成領域上の一部分に開口部を設けたマスクパターンを形成する第1工程と、前記開口部内を埋め込む状態に第2電極形成膜を形成する第2工程と、前記マスクパターン上の前記第2電極形成膜を除去するとともに前記開口部内の前記第2電極形成膜で島状パターンを形成する第3工程と、前記マスクパターンを除去する第4工程と、前記第1電極形成膜をパターニングして下部電極長を幅とする電極形成パターンを形成する第5工程と、前記電極形成パターンおよび前記島状パターンを覆う状態に誘電体膜を形成し、次いで該誘電体膜を覆う状態に上部電極を形成するための第3電極形成膜を形成した後、該第3電極形成膜と該誘電体膜と該電極形成パターンとをパターニングして、該第3電極形成膜で上部電極、該誘電体膜で電極間の誘電体膜および前記島状パターンを設けた該電極形成パターンで下部電極を形成する第6工程とを備えたことを特徴とする2層ゲートを備えた半導体装置の製造方法。
【請求項3】 下部電極と誘電体膜と上部電極とを積層してなる2層ゲートを備えた半導体装置の製造方法において、下部電極を形成するための第1電極形成膜を成膜した後、該第1電極形成膜上における該下部電極の形成領域上の一部分に島状パターンを形成する第1工程と、前記島状パターンを覆う状態に第2電極形成膜を形成した後、該第2電極形成膜をエッチバックして、該島状パターンの側壁に該第2電極形成膜からなるサイドウォール電極を形成する第2工程と、前記島状パターン除去する第3工程と、前記第1電極形成膜をパターニングして下部電極長を幅とする電極形成パターンを形成する第4工程と、前記電極形成パターンおよび前記サイドウォール電極を覆う状態に誘電体膜を形成し、次いで該誘電体膜を覆う状態に上部電極を形成するための第3電極形成膜を形成した後、該第3電極形成膜と該誘電体膜と該電極形成パターンとをパターニングして、該第3電極形成膜で上部電極、該誘電体膜で電極間の誘電体膜および前記サイドウォール電極を設けた該電極形成パターンで下部電極を形成する第5工程とを備えたことを特徴とする2層ゲートを備えた半導体装置の製造方法。
【請求項4】 下部電極と誘電体膜と上部電極とを積層してなる2層ゲートを備えた半導体装置の製造方法において、下部電極を形成するための第1電極形成膜を成膜した後、該第1電極形成膜上における該下部電極の形成領域上の一部分にマスクパターンを形成する第1工程と、前記マスクパターンをマスクに用いたエッチングによって、前記第1電極形成膜の上部を凹凸形状に形成する第2工程と、前記マスクパターンを除去する第3工程と、前記第1電極形成膜をパターニングして下部電極長を幅とする電極形成パターンを形成する第4工程と、前記電極形成パターンを覆う状態に誘電体膜を形成し、次いで該誘電体膜を覆う状態に上部電極を形成するための第3電極形成膜を形成した後、該第3電極形成膜と該誘電体膜と該電極形成パターンをパターニングして、該第3電極形成膜で上部電極、該誘電体膜でゲート間の誘電体膜および該電極形成パターンで下部電極を形成する第5工程とを備えたことを特徴とする2層ゲートを備えた半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、不揮発性記憶装置のEPROM(Erasablly Programmable Read Only Memory )やEEPROM(Electrically Erasablly Programmable Read Only Memory)等の2層ゲートを備えた半導体装置およびその製造方法に関するものである。
【0002】
【従来の技術】従来のスタックトゲート型のフラッシュEEPROMに搭載されるメモリセルトランジスタの製造工程とそのレイアウトパターンとを簡単に説明する。
【0003】図8の(1)に示すように、半導体基板111に素子分離絶縁膜112を形成した後、半導体基板111の表面を熱酸化して第1ゲート絶縁膜113(ただし、レイアウト図での図示は省略した)を形成する。次いで化学的気相成長(以下、CVDという、CVDはChemical Vapour Depositionの略)法によって、第1ポリシリコン膜114を形成する。その後、リン拡散、またはリンのイオン注入およびアニーリングによって、第1ポリシリコン膜114を導体化する。
【0004】続いて図8の(2)に示すように、リソグラフィー技術とエッチングとによって、第1ポリシリコン膜(114)で下部電極形成パターン115を形成する。その後、上記エッチングで用いたレジストマスク(図示省略)を除去する。次いで、下部電極形成パターン115を覆う状態に誘電体膜116を、例えば酸化膜−窒化膜−酸化膜からなる積層膜で形成する。さらにCVD法によって、第2ポリシリコン膜およびタングステンシリサイド(WSi2 )膜からなる上部電極形成膜117を成膜する。
【0005】その後図8の(3)に示すように、リソグラフィー技術とエッチングとによって、上部電極形成膜117をパターニングしてコントロールゲートとなる上部電極118を形成する。
【0006】さらに図8の(4)に示すように、上記のパターニングを用いて、上部電極118の下方に誘電体膜116を介してフローティングゲートとなる下部電極119を下部電極形成パターン(115)で形成する。その後、エッチングに用いたレジストマスクを除去する。
【0007】さらに上部電極118をマスクにしたイオン注入法によって、ソース・ドレイン拡散層120,121を形成する。このようにして、EEPROMのメモリセルトランジスタ101は形成される。したがって、誘電体膜116が形成される下部電極120の表面は成膜された状態の面で形成される。
【0008】上記スタックトゲート型のフラッシュEEPROMのメモリセルの大きさは、主にチャネル長(以下、L長という)、チャネル幅(以下、W1長という)およびフローティングゲート幅(以下、W2長という)等で決定される。これらが短いほど、セルの大きさが小さくなるのでメモリセルの集積度は高くなる。一般にL長は、その世代のプロセスで実現できる最小の線幅と同等の寸法に設計される。またW1長は、それが短くなるほど、セルの電流能力が低下し、ROM素子としての動作速度が遅くなる。しかしながら、セル電流の要求値を満足する程度でかつできるだけ短く設計される(L長は短くする程セル電流が大きくなる)。
【0009】一方、W2長はフローティングゲートとコントロールゲートとの容量結合比を設定するように決定される。ここで容量結合比はフラッシュEEPROMの書き込み速度、消去速度、セル電流等に影響を及ぼす。容量結合比が大きいとコントロールゲートの電位がフローティングゲートに伝わり易いので、上記特性(書き込み速度等)にとって有利である。当然のことながら、フローティングゲートとコントロールゲートとの間のゲート間誘電体膜(例えば、フローティングゲートととなるポリシリコンを酸化させて形成した酸化膜)が薄いほど、また上記誘電体膜キャパシタのフローティングゲート電極の面積(L×W2)が広い程、容量結合比は大きくなる。一般に、容量結合比は0.6以上が望ましい。
【0010】
【発明が解決しようとする課題】しかしながら、酸化膜−窒化膜−酸化膜の積層膜(以下、ONO膜という)のようなゲート間誘電体膜は、膜のリーク電流を少なく抑えるために、トンネル酸化膜の2倍程度の実効膜厚(酸化シリコン膜換算の膜厚)にする。そのため、容量結合比を大きくするには、フローティングゲートのゲート間誘電体膜が形成される面積(L×W2)を広くするしかない。よって、W2長はW1長よりもかなり長くする必要がある。このような制約によって、セルサイズを小さくすることができない。
【0011】本発明は、集積度を向上させるとともに容量結合比を大きくするのに優れている2層ゲートを備えた半導体装置およびその製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】本発明は、上記目的を達成するためになされた2層ゲートを備えた半導体装置およびその製造方法である。
【0013】すなわち、2層ゲートを備えた半導体装置は、上部電極と下部電極との間に誘電体膜を設けてなる2層ゲートを備えたもので、誘電体膜が形成される側における下部電極の表面に導電性の島状パターンを形成したものである。
【0014】半導体装置の第1の製造方法は、第1工程で、下部電極を形成するための第1電極形成膜を成膜した後、第1電極形成膜上に下部電極の形成領域上の一部分に開口部を設けたマスクパターンを形成する。次いで第2工程で、開口部内を埋め込む状態に第2電極形成膜を形成した後、第3工程でマスクパターン上の第2電極形成膜を除去して開口部内の第2電極形成膜で島状パターンを形成する。続いて第4工程でマスクパターンを除去した後、第5工程で第1電極形成膜をパターニングして下部電極長を幅とする電極形成パターンを形成し、さらに第6工程で、電極形成パターンおよび島状パターンを覆う状態に誘電体膜を形成し、さらに誘電体膜を覆う状態に第3電極形成膜を形成した後、パターニングによって第3電極形成膜で上部電極を形成し、誘電体膜でゲート間の誘電体膜を形成し、島状パターンを設けた電極形成パターンで下部電極を形成する。
【0015】半導体装置の第2の製造方法は、第1工程で、下部電極を形成するための第1電極形成膜を成膜した後、第1電極形成膜上における下部電極の形成領域上の一部分に島状パターンを形成する。次いで第2工程で、島状パターンを覆う状態に第2電極形成膜を形成した後、それをエッチバックして島状パターンの側壁に第2電極形成膜からなるサイドウォール電極を形成する。続いて第3工程で島状パターン除去する。続いて第4工程で第1電極形成膜をパターニングして下部電極長を幅とする電極形成パターンを形成する。その後第5工程で、電極形成パターンおよびサイドウォール電極を覆う状態に誘電体膜を形成し、次いでこの誘電体膜を覆う状態に第3電極形成膜を形成した後、パターニングによって、第3電極形成膜で上部電極を形成し、誘電体膜でゲート間の誘電体膜を形成し、サイドウォール電極を設けた電極形成パターンで下部電極を形成する。
【0016】半導体装置の第3の製造方法は、下部電極を形成するための第1電極形成膜を成膜した後、第1電極形成膜上における下部電極の形成領域上の一部分にマスクパターンを形成する。次いで第2工程で、マスクパターンをマスクに用いたエッチングによって、第1電極形成膜の上部を凹凸形状に形成した後、第3工程でマスクパターンを除去する。続いて第4工程で第1電極形成膜をパターニングして下部電極長を幅とする電極形成パターンを形成する。その後第5工程で、電極形成パターンを覆う状態に誘電体膜を形成し、次いでこの誘電体膜を覆う状態に第3電極形成膜とを形成した後、パターニングによって、第3電極形成膜で上部電極を形成し、誘電体膜でゲート間の誘電体膜を形成し、電極形成パターンで下部電極を形成する。
【0017】
【作用】上記2層ゲートを備えた半導体装置では、上部電極と下部電極との間に誘電体膜を設けてなる2層ゲートを備えたもので、誘電体膜が形成される側における下部電極の表面に島状パターンが形成されていることから、島状パターンの高さ分にほぼ相当する面積だけ、上部電極と下部電極との間に設けられている誘電体膜の形成面積が増加する。そのため、2層ゲートの容量が増える。
【0018】半導体装置の第1の製造方法では、第1電極形成膜上に設けたマスクパターンの開口部内に埋め込む状態に第2電極形成膜を形成した後、第2電極形成膜を除去するとともに開口部内に第2電極形成膜を残すことから第1電極形成膜上に島状パターンが形成される。しかもマスクパターンは除去されることから、第1電極形成膜上には島状パターンのみが残される。このような第1電極形成膜で下部電極を形成することから、2層ゲートの誘電体膜が形成される領域の表面積は島状パターンを形成した分だけ増加するので、2層ゲートの容量が増加される。また、下部電極の表面積を大きくする島状パターンの形成技術は、成膜技術と穴加工技術と埋め込み技術と選択的エッチング技術とによるため、既存のプロセス技術で対応される。
【0019】半導体装置の第2の製造方法では、下部電極を形成するための第1電極形成膜上の一部分に島状パターンを形成し、その側壁にサイドウォール電極を形成した後、島状パターン除去することから、2層ゲートの誘電体膜が形成される領域の表面積はサイドウォール電極を形成した分だけ増加する。このような第1電極形成膜で下部電極を形成することから、容量が増加される。また、下部電極の表面積を大きくするプロセスは、パターン形成技術とサイドウォール形成技術と選択的エッチング技術とによるため、既存のプロセス技術で対応される。
【0020】半導体装置の第3の製造方法では、下部電極を形成するための第1電極形成膜上の一部分にマスクパターンを形成した後、エッチングによって第1電極形成膜の上部を凹凸形状に形成し、そしてマスクパターンを除去することから、2層ゲートの誘電体膜が形成される領域の表面積は凹凸形状に形成した分だけ増加する。このような第1電極形成膜で下部電極を形成することから、容量が増加される。また、下部電極の表面積を大きくするプロセスは、リソグラフィー技術およびエッチング技術によるため、既存のプロセス技術で対応される。
【0021】
【実施例】本発明の半導体装置の実施例を図1の(1)の概略構成断面図および図(2)のレイアウト図によって説明する。図では、一例として電気的に消去および書き込み可能な読み出し専用メモリ(EEPROM)のメモリセルの一つのトランジスタを示す。
【0022】図1に示すように、半導体基板(例えばシリコン基板)11にはトランジスタ形成領域を分離する素子分離絶縁膜21が形成されている。そしてトランジスタ形成領域の半導体基板11上には第1ゲート絶縁膜12(ただし、レイアウト図での図示は省略した)が例えば酸化シリコンで形成されている。この第1ゲート絶縁膜12上には下部電極13が例えば多結晶シリコンで形成されている。この下部電極13は、メモリセルトランジスタではフローティングゲートとなる。上記下部電極13の上面にはこの下部電極と同様の材料からなる島状パターン14が形成されている。
【0023】そして上記下部電極13および上記島状パターン14の各表面には第2ゲート絶縁膜15が例えば酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の積層構造となる誘電体膜で形成されている。さらに第2ゲート絶縁膜15の上面には上部電極16が例えば多結晶シリコンで形成されている。この上部電極16は、メモリセルトランジスタではコントロールゲートとなる。上記の如くに、上部,下部電極13,16、島状パターン14、第2ゲート絶縁膜15によって2層ゲート17が形成されている。
【0024】なお、上記2層ゲート17の両側における半導体基板11の上層にはソース・ドレイン拡散層18,19が形成されている。上記の如くに、2層ゲート17を備えた半導体装置1は構成されている。
【0025】上記半導体装置1では、第2ゲート絶縁膜15が形成される側の下部電極13の表面に島状パターン14が形成されていることから、島状パターン14の高さ分にほぼ相当する面積だけ、上部電極16と下部電極13との間に設けられている第2ゲート絶縁膜15の形成面積が増加する。そのため、例えば容量結合比を従来と同等に設定すれば、下部電極13の幅方向の長さを表すW2長を短くできるのでセル面積を縮小することが可能になる。これにより、メモリセルの集積度が向上するので大容量化が図れる。一方、W2長を従来と同等に設定すれば容量結合比が大きくなるので、書き込み速度や消去速度が向上するとともにセル電流が大きくなる。
【0026】次に本発明の製造方法に係わる第1実施例を図2,図3の製造工程図(その1),(その2)によって説明する。図では、図面左側に概略レイアウト図を示し、図面右側にゲート長方向の概略断面図を示す。なお、概略レイアウト図は概略断面図に対しておよそ1/2に縮小してある。また上記図1で説明したのと同様の構成部品には同一の符号を付す。
【0027】図2の(1)に示すように、例えばLOCOS(Local Oxidation of Silicon)法によって、半導体基板(例えばシリコン基板)11に素子分離絶縁膜21を形成する。
【0028】続いて例えば熱酸化法によって、半導体基板11の表面を酸化して、酸化シリコン膜からなる第1ゲート絶縁膜12(ただし、レイアウト図での図示は省略した)を形成する。そして第1工程で、例えばCVD法によって、上記第1ゲート絶縁膜12上に例えば多結晶シリコンを堆積して下部電極を形成するための第1電極形成膜31を成膜する。さらにCVD法によって、上記第1電極形成膜31上にマスクパターンを形成するためのパターン形成膜32を例えば酸化シリコンで形成する。その後リソグラフィー技術(例えば、レジスト塗布、露光、現像、ベーキング等)およびエッチングによって、下部電極の形成領域の一部分上における上記パターン形成膜32に開口部33を設ける。この場合の開口部33は例えば溝形状に形成する。このようにして、パターン形成膜32からなるマスクパターン34を形成する。
【0029】次いで図2の(2)に示す第2工程を行う。この工程では、例えばCVD法によって、上記開口部33内に埋め込む状態にかつ上記マスクパターン34上に第2電極形成膜35を、例えば多結晶シリコンで形成する。
【0030】続いて図2の(3)に示す第3工程を行う。この工程では、エッチングによって、上記マスクパターン34上の第2電極形成膜35(2点鎖線で示す部分)を除去するとともに上記開口部33内の第2電極形成膜(35)で島状パターン14を形成する。
【0031】次いで図2の(4)に示す第4工程を行う、この工程では、エッチングによって、例えばフッ酸を用いたウェットエッチングによって、上記マスクパターン34(2点鎖線で示す部分)を除去する。この上記マスクパターン34の除去は例えばドライエッチングによって行うことも可能である。その後、リン拡散またはリンのイオン注入およびアニーリングによって、第1電極形成膜31および島状パターン14を導体化する。なお、第1電極形成膜31および第2電極形成膜35をドープト多結晶シリコン(DOPOS)で形成した場合には、アニーリングのみを行う。
【0032】その後図3の(1)に示す第5工程を行う。この工程では、リソグラフィー技術(例えば、レジスト塗布、露光、現像、ベーキング等)およびエッチング(例えば、反応性イオンエッチング)によって、上記第1電極形成膜(31)をパターニングして下部電極長を幅とする電極形成パターン36を形成する。その後、上記エッチングで用いたレジストマスク(図示省略)を、例えばアッシングまたは剥離液を用いたウェット処理によって除去する。
【0033】そして図3の(2)に示す第6工程を行う。この工程では、電極形成パターン36および島状パターン14を覆う第2ゲート絶縁膜15となる誘電体膜を形成する。この誘電体膜は、例えば酸化膜−窒化膜−酸化膜からなる積層膜で形成する。その形成方法は、例えば熱酸化法によって電極形成パターン36および島状パターン14の各表面を酸化して酸化膜を形成した後、CVD法によって窒化シリコン膜を成膜する。その後、窒化シリコン膜の表面を酸化して酸化膜を形成することによる。
【0034】続いてCVD法によって、上記第2ゲート絶縁膜15を覆う状態に第3電極形成膜37を成膜する。この第3電極形成膜37は、例えば下層が多結晶シリコン膜からなり、上層がタングステンシリサイド(WSi2 )膜からなる。
【0035】その後、リソグラフィー技術(例えば、レジスト塗布、露光、現像、ベーキング等)およびエッチング(例えば、反応性イオンエッチング)によって、第3電極形成膜(37)で上部電極16を形成する。
【0036】さらに図3の(3)に示すように、上記のパターニングをそのまま用いて、第2ゲート絶縁膜15をパターニングし、さらに島状パターン14を形成した電極形成パターン36で下部電極13を形成する。そして、上記エッチングで用いたレジストマスク(図示省略)を、例えばアッシングまたは剥離液を用いたウェット処理によって除去する。このようにして、下部電極13,島状パターン14,第2ゲート絶縁膜15および上部電極16からなる2層ゲート17を形成する。その後、トランジスタを完成させるために、例えば上部電極16をイオン注入マスクに用いたイオン注入法によって、半導体基板11にリン(P+ )またはヒ素(As+ )をイオン注入して、ソース・ドレイン拡散層18,19を形成する。
【0037】そして図3の(4)に示すように、CVD法によって、上記2層ゲート17を覆う状態に層間絶縁膜41(ただし、レイアウト図での図示は省略した)を形成する。この層間絶縁膜41は、例えばリンシリケートガラス(PSG)、ホウ素リンシリケートガラス(BPSG)等の酸化シリコン系の材料を堆積して形成する。続いてリソグラフィー技術(例えば、レジスト塗布、露光、現像、ベーキング等)およびエッチング(例えば、反応性イオンエッチング)によって、層間絶縁膜41にコンタクトホール(EEPROMのドレインに通じるビットコンタクトホール)(図示省略)を形成する。
【0038】次いで、例えばスパッタリングによって、ビット線の配線および周辺回路の配線を形成するための第1金属膜(例えば、チタン,アルミニウム−シリコン等)42を形成する。続いてリソグラフィー技術(例えば、レジスト塗布、露光、現像、ベーキング等)およびエッチング(例えば、反応性イオンエッチング)によって、第1金属膜(42)の2点鎖線で示す部分を除去してビット線43等を形成する。その後図示はしないが、さらに上層の配線工程を行う。
【0039】上記第1実施例の製造方法では、第1電極形成膜31上に設けたマスクパターン34の開口部33内に埋め込む状態に第2電極形成膜35を形成した後、第2電極形成膜35を除去するとともに開口部33内に第2電極形成膜35を残すことから第1電極形成膜31上に島状パターン14が形成される。しかもマスクパターン34は除去されることから、第1電極形成膜31上には島状パターン14のみが残される。このような第1電極形成膜31で下部電極13を形成することから、2層ゲートの誘電体膜が形成される領域の表面積は島状パターン14を形成した分だけ増加するので、2層ゲートの容量が増加される。また、下部電極13の表面積を大きくする島状パターン14の形成技術は、成膜技術と穴加工技術と埋め込み技術と選択的エッチング技術とによるため、既存のプロセス技術で対応される。
【0040】次に本発明の製造方法に係わる第2実施例を図4,図5の製造工程図(その1),(その2)によって説明する。図では、図面左側に概略レイアウト図を示し、図面右側に概略断面図を示す。なお、概略レイアウト図は概略断面図に対しておよそ1/2に縮小してある。また上記図1〜図3で説明したのと同様の構成部品には同一の符号を付す。
【0041】図4の(1)に示すように、例えばLOCOS法によって、半導体基板(例えばシリコン基板)11に素子分離絶縁膜21を形成する。
【0042】続いて上記第1実施例で説明したのと同様にして、半導体基板11の表面に酸化シリコン膜からなる第1ゲート絶縁膜12(ただし、レイアウト図での図示は省略した)を形成する。そして第1工程で、例えばCVD法によって、第1ゲート絶縁膜12上に例えば多結晶シリコンからなる第1電極形成膜31を成膜し、さらに島状パターンを形成するためのパターン形成膜51を例えば酸化シリコンで形成する。その後リソグラフィー技術およびエッチングによって、パターン形成膜51の2点鎖線で示す部分を除去して、下部電極の形成領域の一部分上における上記パターン形成膜(51)で島状パターン52を形成する。ここでは、島状パターン52は例えば線状に形成される。
【0043】次いで図4の(2)に示す第2工程を行う。この工程では、例えばCVD法によって、上記島状パターン52を覆う状態に第2電極形成膜53を、例えば多結晶シリコンで形成する。続いて上記第2電極形成膜53をエッチバックして、第2電極形成膜53の2点鎖線で示す部分を除去して、上記島状パターン52の側壁に第2電極形成膜(53)からなるサイドウォール電極54を形成する。
【0044】続いて図4の(3)に示す第3工程を行う。この工程では、例えばフッ酸を用いたウェットエッチングによって、上記島状パターン52(2点鎖線で示す部分)を除去して、上記第1電極形成膜31上に上記サイドウォール電極54を残す。その後、リン拡散またはリンのイオン注入およびアニーリングによって、第1電極形成膜31およびサイドウォール電極54を導体化する。なお、第1電極形成膜31および第2電極形成膜53をドープト多結晶シリコン(DOPOS)で形成した場合には、アニーリングのみを行う。
【0045】その後図5の(1)に示す第4工程を行う。この工程では、リソグラフィー技術(例えば、レジスト塗布、露光、現像、ベーキング等)およびエッチング(例えば、反応性イオンエッチング)によって、上記第1電極形成膜31の2点鎖線で示す部分を除去して、第1電極形成膜(31)で下部電極長を幅とする電極形成パターン55を形成する。この電極形成パターン55上のにはサイドウォール電極54が形成されている。その後、上記エッチングで用いたレジストマスク(図示省略)を、例えばアッシングまたは剥離液を用いたウェット処理によって除去する。
【0046】そして図5の(2)に示す第5工程を行う。この工程では、電極形成パターン55およびサイドウォール電極54を覆う第2ゲート絶縁膜15となる誘電体膜を形成する。この誘電体膜は、例えば酸化膜−窒化膜−酸化膜からなる積層膜で形成する。その形成方法は、例えば熱酸化法によって電極形成パターン55およびサイドウォール電極54の各表面を酸化して酸化膜を形成した後、CVD法によって窒化シリコン膜を成膜する。その後、窒化シリコン膜の表面を酸化して酸化膜を形成することによる。
【0047】続いてCVD法によって、上記第2ゲート絶縁膜15を覆う状態に第3電極形成膜37を成膜する。この第3電極形成膜37は、例えば下層が多結晶シリコン膜からなり、上層がタングステンシリサイド(WSi2 )膜からなる。
【0048】その後リソグラフィー技術(例えば、レジスト塗布、露光、現像、ベーキング等)およびエッチング(例えば、反応性イオンエッチング)によって、第3電極形成膜(37)で上部電極16を形成する。
【0049】さらに図5の(3)に示すように、上記のパターニングをそのまま用いて、第2ゲート絶縁膜15をパターニングし、さらにサイドウォール電極54を形成した電極形成パターン(55)で下部電極13を形成する。その後、上記エッチングで用いたレジストマスク(図示省略)を、例えばアッシングまたは剥離液を用いたウェット処理によって除去する。このようにして、下部電極13,サイドウォール電極54,第2ゲート絶縁膜15および上部電極16からなる2層ゲート17を形成する。そして、トランジスタを完成させるために、例えば上部電極16をイオン注入マスクに用いたイオン注入法によって、半導体基板11にリン(P+ )またはヒ素(As+ )をイオン注入して、ソース・ドレイン拡散層18,19を形成する。
【0050】図示はしないが、さらに上記図3の(4)によって説明したのと同様にして、上記2層ゲート17を覆う状態に層間絶縁膜を形成し、続いて層間絶縁膜41にコンタクトホールを形成する。次いでビット線等の配線および周辺回路の配線を形成する。
【0051】上記第2実施例の製造方法では、下部電極13を形成するための第1電極形成膜31上の一部分に島状パターン52を形成し、その側壁にサイドウォール電極54を形成した後、島状パターン52除去することから、2層ゲートの誘電体膜が形成される領域の表面積はサイドウォール電極54を形成した分だけ増加する。このような第1電極形成膜31で下部電極13を形成することから、容量が増加される。また、下部電極13の表面積を大きくするプロセスは、パターン形成技術とサイドウォール形成技術と選択的エッチング技術とによるため、既存のプロセス技術で対応される。
【0052】次に本発明の製造方法に係わる第3実施例を図6,図7の製造工程図(その1),(その2)によって説明する。図では、図面左側に概略レイアウト図を示し、図面右側に概略断面図を示す。なお、概略レイアウト図は概略断面図に対しておよそ1/2に縮小してある。また上記図1〜図3で説明したのと同様の構成部品には同一の符号を付す。
【0053】図6の(1)に示すように、例えばLOCOS法によって、半導体基板(例えばシリコン基板)11に素子分離絶縁膜21を形成する。続いて例えば熱酸化法によって、半導体基板11の表面を酸化して、酸化シリコン膜からなる第1ゲート絶縁膜12(ただし、レイアウト図での図示は省略した)を形成する。
【0054】そして第1工程で、例えばCVD法によって、上記第1ゲート絶縁膜12上に例えば多結晶シリコンを堆積して下部電極を形成するための第1電極形成膜31を成膜する。さらにリソグラフィー技術(例えば、レジスト塗布、露光、現像、ベーキング等)によって、下部電極の形成領域の一部分上に島状のマスクパターン61を形成する。ここでは、上記マスクパターン61は例えば線状に形成する。
【0055】次いで図6の(2)に示す第2工程を行う。この工程では、上記マスクパターン61を用いたエッチングによって、上記第1電極形成膜31の上層の2点鎖線で示す部分をエッチング除去して、この第1電極形成膜31の表面側に例えば線状の凹凸形状を形成する。
【0056】続いて第3工程を行う。この工程では、例えばアッシングまたは剥離液を用いたウェット処理によって、上記マスクパターン61を除去する。その後、リン拡散またはリンのイオン注入およびアニーリングによって、第1電極形成膜31を導体化する。なお、第1電極形成膜31をドープト多結晶シリコン(DOPOS)で形成した場合には、アニーリングのみを行う。
【0057】その後図6の(3)に示す第4工程を行う。この工程では、リソグラフィー技術(例えば、レジスト塗布、露光、現像、ベーキング等)およびエッチング(例えば、反応性イオンエッチング)によって、上記第1電極形成膜31の2点鎖線で示す部分を除去して、第1電極形成膜(31)で下部電極長を幅とする電極形成パターン62を形成する。その後、上記エッチングで用いたレジストマスク(図示省略)を、例えばアッシングまたは剥離液を用いたウェット処理によって除去する。
【0058】そして図7の(1)に示す第5工程を行う。この工程では、電極形成パターン62を覆う第2ゲート絶縁膜15となる誘電体膜を形成する。この誘電体膜は、例えば酸化膜−窒化膜−酸化膜からなる積層膜で形成する。その形成方法は、例えば熱酸化法によって電極形成パターン62の表面を酸化して酸化膜を形成した後、CVD法によって窒化シリコン膜を成膜する。その後、窒化シリコン膜の表面を酸化して酸化膜を形成することによる。
【0059】続いてCVD法によって、上記第2ゲート絶縁膜15を覆う状態に第3電極形成膜37を成膜する。この第3電極形成膜37は、例えば下層が多結晶シリコン膜からなり、上層がタングステンシリサイド(WSi2 )膜からなる。
【0060】その後、リソグラフィー技術(例えば、レジスト塗布、露光、現像、ベーキング等)およびエッチング(例えば、反応性イオンエッチング)によって、第3電極形成膜(37)で上部電極16を形成する。
【0061】さらに図7の(2)に示すように、上記のパターニングをそのまま用いて、第2ゲート絶縁膜15をパターニングし、さらに表面に凹凸形状を形成した電極形成パターン(62)で下部電極13を形成する。その後、上記エッチングで用いたレジストマスク(図示省略)を、例えばアッシングまたは剥離液を用いたウェット処理によって除去する。このようにして、下部電極13,第2ゲート絶縁膜15および上部電極16からなる2層ゲート17を形成する。その後、トランジスタを完成させるために、例えば上部電極16をイオン注入マスクに用いたイオン注入法によって、半導体基板11にリン(P+ )またはヒ素(As+ )をイオン注入して、ソース・ドレイン拡散層18,19を形成する。
【0062】図示はしないが、その後上記図3の(4)によって説明したのと同様にして、上記2層ゲート17を覆う状態に層間絶縁膜を形成し、続いて層間絶縁膜41にコンタクトホールを形成する。次いでビット線等の配線および周辺回路の配線を形成する。
【0063】上記第3実施例の製造方法では、下部電極13を形成するための第1電極形成膜31上の一部分にマスクパターン61を形成した後、エッチングによって第1電極形成膜31の上部を凹凸状に形成し、そしてマスクパターン61を除去することから、2層ゲートの誘電体膜が形成される領域の表面積は凹凸状に形成した分だけ増加する。このような第1電極形成膜31で下部電極13を形成することから、容量が増加される。また、下部電極13の表面積を大きくするプロセスは、リソグラフィー技術およびエッチング技術によるため、既存のプロセス技術で対応される。
【0064】なお、上記第1〜第3実施例では、一つのソース・ドレイン拡散層18を二つの2層ゲート17を備えた半導体装置(トランジスタ)が共有した構成のものを示したが、本発明はその構成に限定されるこはなく、ソース・ドレイン拡散層が他の半導体装置(トランジスタ)と共有しない構成であってもよい。
【0065】
【発明の効果】以上、説明したように本発明の半導体装置によれば、上部電極側の下部電極面に導電性の島状パターンを形成したので、下部電極の表面積はおよそ島状パターンの高さ分の面積だけ増加する。そのため、上部,下部電極間の誘電体膜の表面積が増加するので2層ゲートの容量の増加が図れる。したがって、例えば容量結合比を従来と同等に設定すれば、下部電極のゲート幅方向の長さを短くできるのでセル面積の縮小化が図れるので、メモリセルでは集積度を高めてメモリの大容量化が図れる。また、メモリセルの集積度が高まるとチップ面積が減少するため、理収が上がってチップコストが安価になる。一方、例えば下部電極のゲート幅方向の長さを従来と同等に設定すれば、容量結合比が大きくなるので、書き込み速度、消去速度が速くなるとともにセル電流を大きくすることが可能になる。
【0066】本発明の半導体装置の製造方法によれば、穴への埋め込み技術と選択的エッチング技術、サイドウォール形成技術と選択的エッチング技術、リソグラフィー技術とエッチング技術等によるため、既存のプロセス技術で対応できる。そのため、製造が容易になり、製造コストが安価なものとなる。




 

 


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