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発明の名称 半導体記憶装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8152
公開日 平成9年(1997)1月10日
出願番号 特願平7−153555
出願日 平成7年(1995)6月20日
代理人 【弁理士】
【氏名又は名称】佐藤 隆久
発明者 高林 幸作
要約 目的
製造時の熱処理に基づくゲ−ト酸化膜へのストレスを緩和でき、また層間絶縁膜の下層の酸化膜の信頼性を高くすることができ、さらに、層間絶縁膜のエッチ耐性の向上を図れ、層間絶縁膜の薄膜化を実現できる半導体記憶装置の製造方法を提供する。

構成
フロ−ティングゲ−ト50を単結晶シリコンによって形成する。また、層間絶縁膜6としてのONO膜の形成工程において、エッチ処理の前に、窒化膜(SiN)62のCVD後にRTPを行う。これにより、熱酸化処理によるグレイン成長を抑制でき、ゲ−ト酸化膜4へのストレスを緩和できる。また、層間絶縁膜6となるONO膜の下層の酸化膜61の信頼性を高めることができ、さらに、窒化膜62のエッチ耐性を向上させることができる。
特許請求の範囲
【請求項1】 基板上にゲ−ト絶縁膜、フロ−ティングゲ−ト、少なくとも第1の酸化膜、窒化膜、第2の酸化膜の3層構造を有する層間絶縁膜およびコントロ−ルゲ−トが表記順に形成され、上記層間絶縁膜は少なくとも熱処理を含む工程により形成される半導体記憶装置の製造方法であって、上記フロ−ティングゲ−トが単結晶シリコンによって形成される半導体記憶装置の製造方法。
【請求項2】 上記層間絶縁膜の第1の酸化膜は熱酸化処理により形成される請求項1記載の半導体記憶装置の製造方法。
【請求項3】 上記層間絶縁膜の窒化膜形成後に、所定温度に設定された気体の雰囲気中における熱処理を行う請求項2記載の半導体記憶装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、電荷保持層としてのフロ−ティングゲ−トを有する半導体記憶装置の製造方法に関するものである。
【0002】
【従来の技術】一般に、EPROM、フラッシュEEPROMなどのフロ−ティングゲ−トを有する半導体記憶装置を製造する場合には、フロ−ティングゲ−トが多結晶シリコン(ポリシリコン)によって、形成される。
【0003】図4はこの種のフロ−ティングゲ−トを有する半導体記憶装置の製造方法を示すフロ−チャ−トである。図5は図4に示す製造方法によって製造されたフラッシュEEPROM10の断面図である。図5(a)はワ−ドラインに垂直な断面図、図5(b)はワ−ドラインに平行な断面図をそれぞれ示している。
【0004】ここで、たとえばp型基板を用いて、フラッシュEEPROM10を構成することとして説明を行う。図5においては、1はpウェルあるいはp基板、2はn+ 拡散層、3はn- 拡散層、4はゲ−ト酸化膜、5はポリシリコンによって形成されたフロ−ティングゲ−ト(FG)、6は層間絶縁膜(ONO膜)、7はコントロ−ルゲ−ト(CG)、8はサイドウォ−ル、9はLOCOS(素子分離領域)をそれぞれ示している。層間絶縁膜6は最下層の酸化膜(SiO2 )、中間層の窒化シリコン膜(SiN)62および最上層の酸化膜(SiO2 )63により構成されている。また、コントロ−ルゲ−ト7は、ポリシリコン膜71および、たとえばタングステンシリサイド(WSi)膜などのシリサイド膜72により構成されている。
【0005】ここで、図4のフロ−チャ−トおよび図6、図7の半導体記憶装置の製造工程を示す断面図を参照しながら、フロ−ティングゲ−トを有する半導体記憶装置の製造方法について説明する。
【0006】まず、図6(a)に示すように、p型基板1の上に、たとえばn型ウェル拡散層2、3を形成した後、熱酸化法により厚さ10〜11nm程度のゲ−ト酸化膜4を形成する。次いで、ゲ−ト酸化膜4の表面に、フロ−ティングゲ−ト(FG)となる第1ポリシリコン層5を、ポリシリコンを用いて、たとえばCVD法により形成する。この第1ポリシリコン層5の膜厚は特に限定されないが、たとえば100nm程度に設定される。実際には、ここで、フロ−ティングゲ−トの一部加工が行われる。
【0007】次に、層間絶縁膜6としてのONO膜(SiO2 /SiN/SiO2 )が形成されるが、このONO膜は、たとえば以下のような手順に従って形成される。まず、図6(b)に示すように、熱酸化処理により、ONO膜の最下層となる14nm以下程度の酸化膜61を成膜する。次いで、図6(c)に示すように、熱酸化膜61の表面に、約11nm以下程度の窒化シリコン膜(SiN)62を、たとえばCVD法などで成膜する。
【0008】そして、図6(d)に示すように、窒化シリコン膜62の表面を熱酸化処理して、約2nm〜6nm以下程度のONO膜の最上層となる酸化膜63を形成する。
【0009】このような工程により3層構造のONO膜6が形成される。このONO膜は、低リ−ク電流で膜厚制御性に優れている。このONO膜の膜厚は、酸化シリコン膜換算で、22nm以下程度である。
【0010】次に、図7(a)に示すように、層間絶縁膜6の表面に、EEPROMメモリ10のコントロ−ルゲ−ト(CG)となる第2ポリシリコン層71を、ポリシリコンを用いて、たとえばCVD法などにより形成する。この第2ポリシリコン層71の膜厚は特に限定されないが、たとえば200nm以下程度に設定される。なお、コントロ−ルゲ−ト7をポリサイド構造とする場合には、図7(b)に示すように、第2ポリシリコン膜71を成膜した後、その表面にタングステンシリサイドなどの金属シリサイド膜72をCVD法などで成膜する。このような工程によって、ポリサイド構造のコントロ−ルゲ−ト7が形成される。
【0011】そして、図7(c)に示すように、RIEなどにより、シリサイド膜72、第2ポリシリコン層71をエッチング加工し、次いで、層間絶縁膜6および第1ポリシリコン層5を順次にエッチング加工し、所定パタ−ンのコントロ−ルゲ−ト7(CG)、層間絶縁膜6およびフロ−ティングゲ−ト5(FG)を得る。
【0012】最後に、図7(d)に示すように、半導体基板の表面にCVD法により酸化シリコン膜を成膜する。次に、この酸化シリコン膜に対して、異方性エッチング加工を行い、コントロ−ルゲ−ト7およびフロ−ティングゲ−ト5の側部に酸化シリコンで構成されるサイドウォ−ル8を形成する。上述した製造工程により、フロ−ティングゲ−ト5を有するEEPROM10が形成される。
【0013】
【発明が解決しようとする課題】ところが、上述した半導体記憶装置の従来の製造方法では、フロ−ティングゲ−ト5が多結晶シリコン(ポリシリコン)によって形成されるため、フロ−ティングゲ−ト5形成後の熱処理によりポリシリコンのグレインが成長し、ゲ−ト酸化膜4にストレスがかかる。
【0014】また、層間絶縁膜6となるONO膜の下層の酸化膜61は通常熱酸化処理により形成されるが、熱酸化処理中にポリシリコンのグレインの一部が周りのグレインからの応力により突起として成長することも知られている(たとえば、「シリコン熱酸化膜とその界面」、谷口編 RELEZE INC.)。このため、層間絶縁膜6となるONO膜の下層の酸化膜61の信頼性が低下してしまう。
【0015】さらに、層間絶縁膜6となるONO膜の窒化膜62形成後の(ライト)エッチ処理によって、ONO膜の窒化膜62が取れてしまったり、膜厚が減少するという問題があった。
【0016】本発明は、かかる事情に鑑みてなされたものであり、その目的はゲ−ト絶縁膜(ゲ−ト酸化膜)へのストレスを緩和でき、また、層間絶縁膜となるONO膜の下層の酸化膜の信頼性を高くすることができる。さらに、層間絶縁膜としてのONO膜のエッチ耐性の向上を図れ、層間絶縁膜の薄膜化を実現できる半導体記憶装置の製造方法を提供することにある。
【0017】
【課題を解決するための手段】上記目的を達成するため、本発明は、基板上にゲ−ト絶縁膜、フロ−ティングゲ−ト、少なくとも第1の酸化膜、窒化膜、第2の酸化膜の3層構造を有する層間絶縁膜およびコントロ−ルゲ−トが表記順に形成され、上記層間絶縁膜は少なくとも熱処理を含む工程により形成される半導体記憶装置の製造方法であって、上記フロ−ティングゲ−トが単結晶シリコンによって形成される。
【0018】また、本発明では、上記層間絶縁膜の第1の酸化膜は熱酸化処理により形成され、さらに、上記層間絶縁膜の窒化膜形成後に、所定温度に設定された気体の雰囲気中における熱処理を行う。
【0019】
【作用】本発明によれば、たとえば、フラッシュEEPROMなどのフロ−ティングゲ−トを有する半導体記憶装置において、フロ−ティングゲ−トを単結晶シリコンで形成することにより、層間絶縁膜形成時の熱酸化処理によるグレインの成長がなくなり、ゲ−ト絶縁膜へのストレスが緩和される。また、層間絶縁膜となるONO膜の下層の酸化膜の信頼性が高くなる。
【0020】さらに、窒化膜形成後に所定の熱処理を行うと、エッチ処理による窒化膜の膜厚の減少の程度が小さくなる。すなわち、所定の熱処理を行うことによって、窒化膜のエッチ耐性が向上する。
【0021】
【実施例】以下、本発明に係るフロ−ティングゲ−トを有する半導体記憶装置の製造方法について、その製造工程を示すフロ−チャ−トおよび半導体記憶装置の断面を示す図を参照しつつ、説明する。図1は、本発明に係るフロ−ティングゲ−トを有する半導体記憶装置の製造工程を示すフロ−チャ−トである。このフロ−チャ−トに示すように、本発明の製造工程においては、図5に示す従来例の半導体記憶装置の製造工程とほぼ同じであるが、フロ−ティングゲ−ト(FG)が単結晶シリコンによって構成されることが従来例の製造工程とは異なる。
【0022】図2は、本発明に係る半導体記憶装置の製造方法によって製造された、たとえばフラッシュEEPROM20の一つの例を示す断面図である。図2(a)はフラッシュEEPROM20のワ−ドラインに垂直な断面を示す断面図、図2(b)はフラッシュEEPROM20のワ−ドラインに平行な断面を示す断面図である。
【0023】図2は、従来例の半導体記憶装置の製造方法で造られたフラッシュEEPROM10の断面図を示す図5とは、フロ−ティングゲ−トを構成するシリコンの結晶体が異なる点以外、他の構成部分は同様である。したがって、この図2においては、従来例の半導体記憶装置の製造方法により、製造されたフラッシュEEPROM10の断面図を示す図5と同一の符号を用いて、半導体記憶装置の同様な構成部分を表す。すなわち、2はn+ 拡散層、3はn- 拡散層、4はゲ−ト酸化膜(FG)、6は層間絶縁膜(ONO膜)、7はコントロ−ルゲ−ト(CG)、8はサイドウォ−ル、9はLOCOS(素子分離領域)をそれぞれ示している。層間絶縁膜6は最下層酸化膜(SiO2 )、中間層の窒化シリコン膜(SiN)62および最上層の酸化膜(SiO2 )63により構成されている。また、コントロ−ルゲ−ト7は、ポリシリコン膜71およびたとえば、タングステンシリサイド(WSi)膜などのシリサイド膜72により構成されている。
【0024】ただし、この図2においては、pウェルあるいはp基板を11、単結晶シリコンによって構成されたフロ−ティングゲ−ト(FG)を符号50を用いて表し、図5と区別する。
【0025】図3は本発明に係るフロ−ティングゲ−トを有する半導体記憶装置の製造工程を示す断面図である。ここで、図1のフロ−チャ−ト、図2および図3の半導体記憶装置の断面図を参照しながら、本発明の半導体記憶装置の製造方法を説明する。
【0026】まず、図3(a)に示すようにp基板11に素子分離領域(LOCOS)のためのトレンチエッチングを行う。次に、図3(b)に示すように、素子分離領域のためのSiO2 を、たとえばCVD法により堆積し、エッチバックして素子分離領域9を形成する。ここで、必要があれば、フラッシュEEPROM20のしきい値電圧Vthを調整するために、インプラ処理を行う。
【0027】次に、図3(c)に示すように、p基板11にO2 をインプラして、アニ−ルをすることによって、ゲ−ト酸化膜4を形成する。ここで、必要ならば、リンプレデなどの方法でフロ−ティングゲ−ト50にリンをド−プする。
【0028】そして、従来例と同様な手順で層間絶縁膜6となるONO膜の下層酸化膜61、窒化膜62を形成する。すなわち、まず、熱酸化処理によって、ONO膜の最下層となる14nm以下程度の酸化膜61を成膜する。次いで、熱酸化膜61の表面に、約11nm以下程度の窒化シリコン膜(SiN)62を、たとえばCVD法などで成膜する。
【0029】ここで、従来例と異なる手順で、RTP処理を行う。すなわち、ONOの中間層であるSiN62をCVDにより形成した後、直ぐにON膜のエッチ処理を行うのではなく、SiN62のCVD処理の後に、いわゆるRTP(Rapid Thermal Process )という、1000゜C程度の高温による熱処理を所定の時間、たとえば、60秒を行う。
【0030】RTP処理としては、たとえば1000゜C以上のN2 雰囲気中におけるアニ−ル処理(RTA)、1000゜C以上のドライO2 雰囲気中における熱処理(RTO)、あるいは1000゜C以上のNH3 およびN2 O雰囲気中における熱処理(RTN)がある。
【0031】RTP処理を行った後、従来例と同様な製造工程で、メモリトランジスタを構成する。すなわち、RTP処理した後のONO膜の中間層である窒化膜62の表面を熱酸化処理によって、約2nm〜6nm程度のONO膜の最上層となる酸化膜63を形成する。ただし、熱酸化処理の前処理として、(ライト)エッチ処理を行う必要がある。このような工程により3層構造のONO膜6が形成される。このONO膜は、低リ−ク電流で膜厚制御性に優れている。このONO膜の膜厚は、酸化シリコン膜換算で、22nm以下程度である。
【0032】次に、層間絶縁膜6の表面に、フラッシュEEPROMメモリ20のコントロ−ルゲ−ト(CG)となるポリシリコン膜71を、ポリシリコンを用いて、たとえばCVD法などにより形成する。ポリシリコン膜71の膜厚は特に限定されないが、たとえば200nm以下程度に設定される。なお、コントロ−ルゲ−ト7をポリサイド構造とする場合には、ポリシリコン膜71を成膜した後、その表面にタングステンシリサイドなどの金属シリサイド膜72をCVD法などで成膜する。このような工程によって、ポリサイド構造のコントロ−ルゲ−ト7が形成される。
【0033】そして、コントロ−ルゲ−ト7が形成された後、RIEなどにより、シリサイド膜72、ポリシリコン層71をエッチング加工し、次いで、層間絶縁膜6および単結晶シリコン層50を順次にエッチング加工し、所定パタ−ンのコントロ−ルゲ−ト7(CG)、層間絶縁膜6およびフロ−ティングゲ−ト50(FG)を得る。
【0034】最後に、半導体基板の表面にCVD法により酸化シリコン膜を成膜する。次に、この酸化シリコン膜に対して、異方性エッチング加工を行い、コントロ−ルゲ−ト7およびフロ−ティングゲ−ト50の側部に酸化シリコンで構成されるサイドウォ−ル8を形成する。上述した製造工程により、フロ−ティングゲ−ト50を有するフラッシュEEPROM20が形成される。
【0035】本実施例によれば、単結晶シリコンによりフロ−ティングゲ−ト50を形成するので、ポリシリコンにより形成されたフロ−ティングゲ−ト5のような熱酸化処理によるグレイン成長がなくなる。その結果、ゲ−ト酸化膜4へのストレスを緩和でき、また、層間絶縁膜6となるONO膜の下層の酸化膜61の信頼性を高めることができる。
【0036】さらに、本実施例によれば、フロ−ティングゲ−トとしての単結晶シリコン膜50とコントロ−ルゲ−トとしてのポリシリコン膜7との間に形成される層間絶縁膜6としてのONO膜の形成工程において、エッチ処理の前に、窒化膜(SiN)62のCVD後にRTP(RTA,RTO,RTN)を行うことによって、窒化膜(SiN)62のエッチ耐性を向上させることができる。
【0037】
【発明の効果】以上説明したように、本発明によれば、フロ−ティングゲ−トを単結晶シリコンで形成することによりゲ−ト絶縁膜(ゲ−ト酸化膜)へのストレスを緩和でき、ゲ−ト絶縁膜をさらに薄膜で形成していくときの信頼性を高めることができる利点がある。
【0038】また、フロ−ティングゲ−トを単結晶シリコンで形成することにより、層間絶縁膜となるONO膜の第1の酸化膜を信頼性高く形成することができ、ONO膜の薄膜化にも有利である。
【0039】さらに、本発明によれば、層間絶縁膜としてのONO膜の形成工程において、エッチ処理の前に、ONO膜の中間層となる窒化膜SiNのCVD後にRTP(RTA,RTO,RTN)を行うことによって、窒化膜SiNのエッチ耐性を向上させることができる。その結果、SiN膜の膜厚を薄くすることができれば、カップリング比を高めることができるので、半導体記憶素子の書き込み、消去電圧の低電圧化を図ることができる。
【0040】また、エッチ耐性が向上しているということは、窒化膜SiNの接合がRTP処理を行わない場合より堅固に形成されていると考えられるので、リ−ク電流特性、電荷保持特性およびディスタ−ブ特性を向上できる利点がある。




 

 


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