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発明の名称 配線及びその形成方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8040
公開日 平成9年(1997)1月10日
出願番号 特願平7−174345
出願日 平成7年(1995)6月16日
代理人 【弁理士】
【氏名又は名称】土屋 勝
発明者 塚本 雅則
要約 目的
電流駆動能力の低下等を抑制しつつ、素子分離絶縁膜を介する配線と半導体基板との間の寄生容量を減少させて、高速化及び低消費電力化を図る。

構成
多結晶Si層41のうちで素子活性領域上の部分にのみ不純物を導入して、SiO2 膜32上の部分を非縮退状態にし且つその部分のキャリア濃度を素子活性領域上の部分のキャリア濃度よりも低くする。このため、多結晶Si層41のうちでSiO2 膜32上の部分を空乏化させることができ、しかも、多結晶Si層41のうちで素子活性領域上の部分のキャリア濃度がSiO2 膜32上の部分のキャリア濃度よりも高いので、ゲート容量の低下が抑制されている。
特許請求の範囲
【請求項1】 素子分離絶縁膜上の部分が非縮退状態で且つ前記素子分離絶縁膜上の部分のキャリア濃度が素子活性領域上の部分のキャリア濃度よりも低い半導体層を有することを特徴とする配線。
【請求項2】 前記半導体層上に金属含有層が積層されていることを特徴とする請求項1記載の配線。
【請求項3】 前記素子分離絶縁膜上の部分の結晶粒径が前記素子活性領域上の部分の結晶粒径よりも小さいことを特徴とする請求項1記載の配線。
【請求項4】 素子分離絶縁膜上の部分と素子活性領域上の部分とを含む半導体層を形成する工程と、前記半導体層のうちで前記素子活性領域上の部分にのみ不純物を導入する工程とを具備することを特徴とする配線の形成方法。
【請求項5】 第1導電型半導体装置及び第2導電型半導体装置を夫々形成すべき第1及び第2の領域において素子分離絶縁膜上の部分と素子活性領域上の部分とを含む半導体層を形成する工程と、前記半導体層のうちで前記素子分離絶縁膜上の部分と前記第1の領域における前記素子活性領域上の部分とに第1導電型の不純物を導入する工程と、前記半導体層のうちで前記素子分離絶縁膜上の部分と前記第2の領域における前記素子活性領域上の部分とに第2導電型の不純物を導入する工程とを具備することを特徴とする配線の形成方法。
【請求項6】 素子分離絶縁膜上の部分と素子活性領域上の部分とを含む多結晶半導体層を形成する工程と、前記多結晶半導体層のうちで前記素子活性領域上における部分のみを非晶質化させる工程と、非晶質化した前記素子活性領域上における部分で結晶粒を成長させてこの部分を多結晶化させる工程とを具備することを特徴とする配線の形成方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本願の発明は、素子分離絶縁膜を有する半導体装置中の配線及びその形成方法に関するものである。
【0002】
【従来の技術】図4は、デュアルゲート構造のCMOSトランジスタにおけるゲート配線の一従来例を示している。このCMOSトランジスタを製造するためには、Si基板11に素子分離用のSiO2 膜12を形成し、NMOSトランジスタ領域13及びPMOSトランジスタ領域14の夫々に対して、Pウェル15及びNウェル16等を形成する。
【0003】その後、ゲート酸化膜としてのSiO2 膜17を素子活性領域の表面に形成し、多結晶Si層21上にWSi層22を積層したタングステンポリサイド層23をゲート配線のパターンに加工する。そして、NMOSトランジスタ領域13及びPMOSトランジスタ領域14の夫々の全体に、Phos+ 等のN型不純物及びB+ 等のP型不純物を夫々イオン注入して、N型の多結晶Si層21nとP型の多結晶Si層21pとを形成していた。
【0004】一方、NMOSトランジスタ領域13のみならずPMOSトランジスタ領域14の多結晶Si層21もN型である非デュアルゲート構造のCMOSトランジスタでは、POCl3 の蒸気等によって気相から多結晶Si層21にN型の不純物を拡散させる従来例や、不純物添加剤を含む原料ガスを用いて堆積時から多結晶Si層21にN型の不純物を含ませる従来例もあった。
【0005】つまり、何れの従来例においても、多結晶Si層21のうちで素子分離用のSiO2 膜12上の部分も、素子活性領域上の部分と不純物濃度が同じでキャリア濃度も同じであった。
【0006】また、多結晶Si層21のみで配線が形成されている場合のみならず、図4に示した様に、タングステンポリサイド層23で配線が形成されていてWSi層22のためにタングステンポリサイド層23全体の抵抗が低い場合でも、ゲート容量の低下による電流駆動能力の低下等を抑制するために、多結晶Si層21に高濃度の不純物が導入されていて、この多結晶Si層21のキャリア濃度が高かった。
【0007】
【発明が解決しようとする課題】ところで、半導体装置は−30〜150℃程度の温度範囲で使用されるのが通常であるが、この温度範囲では、多結晶Si層21中のキャリア濃度が5×1019cm-3以下であればこの多結晶Si層21は縮退していないが、キャリア濃度が1×1020cm-3以上であるとこの多結晶Si層21は縮退している。
【0008】このため、半導体装置を動作させるために、例えば、Si基板11を接地してタングステンポリサイド層23を所定の電位にしたり、その逆にしたりして、タングステンポリサイド層23とSi基板11との間に電圧が印加されても、多結晶Si層21には空乏層が広がらず、タングステンポリサイド層23とSi基板11との間の寄生容量はSiO2 膜12のみを介したものとなる。
【0009】一方、半導体装置の微細化に伴って、素子分離絶縁膜としてのSiO2 膜12も薄膜化されてきている。このため、タングステンポリサイド層23とSi基板11との間の寄生容量が大きくなって、従来の配線を用いた半導体装置では高速化及び低消費電力化が困難になってきていた。
【0010】
【課題を解決するための手段】請求項1の配線は、素子分離絶縁膜上の部分が非縮退状態で且つ前記素子分離絶縁膜上の部分のキャリア濃度が素子活性領域上の部分のキャリア濃度よりも低い半導体層を有することを特徴としている。
【0011】請求項2の配線は、請求項1の配線において、前記半導体層上に金属含有層が積層されていることを特徴としている。
【0012】請求項3の配線は、請求項1の配線において、前記素子分離絶縁膜上の部分の結晶粒径が前記素子活性領域上の部分の結晶粒径よりも小さいことを特徴としている。
【0013】請求項4の配線の形成方法は、素子分離絶縁膜上の部分と素子活性領域上の部分とを含む半導体層を形成する工程と、前記半導体層のうちで前記素子活性領域上の部分にのみ不純物を導入する工程とを具備することを特徴としている。
【0014】請求項5の配線の形成方法は、第1導電型半導体装置及び第2導電型半導体装置を夫々形成すべき第1及び第2の領域において素子分離絶縁膜上の部分と素子活性領域上の部分とを含む半導体層を形成する工程と、前記半導体層のうちで前記素子分離絶縁膜上の部分と前記第1の領域における前記素子活性領域上の部分とに第1導電型の不純物を導入する工程と、前記半導体層のうちで前記素子分離絶縁膜上の部分と前記第2の領域における前記素子活性領域上の部分とに第2導電型の不純物を導入する工程とを具備することを特徴としている。
【0015】請求項6の配線の形成方法は、素子分離絶縁膜上の部分と素子活性領域上の部分とを含む多結晶半導体層を形成する工程と、前記多結晶半導体層のうちで前記素子活性領域上における部分のみを非晶質化させる工程と、非晶質化した前記素子活性領域上における部分で結晶粒を成長させてこの部分を多結晶化させる工程とを具備することを特徴としている。
【0016】
【作用】請求項1の配線では、半導体装置を動作させるために配線と半導体基板との間に電圧が印加された場合に、配線を形成している半導体層のうちで素子分離絶縁膜上の部分を空乏化させて、素子分離絶縁膜を介する配線と半導体基板との間の寄生容量を減少させることができる。
【0017】しかも、半導体層のうちで素子活性領域上の部分のキャリア濃度が素子分離絶縁膜上の部分のキャリア濃度よりも高いので、電界効果型半導体装置におけるゲート容量の低下による電流駆動能力の低下等が抑制されている。
【0018】請求項2の配線では、配線を形成している半導体層のうちで素子分離絶縁膜上の部分のキャリア濃度が低くて半導体層全体としての抵抗が高くても、半導体層上に金属含有層が積層されているので、配線全体としての抵抗の上昇が抑制されている。
【0019】請求項3の配線では、配線を形成している半導体層のうちで結晶粒径が小さい部分である素子分離絶縁膜上の部分では不純物が結晶粒界に析出し易くて活性化しにくいが、活性化度はキャリア濃度を決定する一因である。このため、半導体層の全体に一様に不純物を導入しても、半導体層のうちで素子分離絶縁膜上の部分のキャリア濃度が素子活性領域上の部分のキャリア濃度よりも低くなる。
【0020】請求項4の配線の形成方法では、半導体層のうちで素子分離絶縁膜上の部分の不純物濃度を素子活性領域上の部分の不純物濃度よりも低くしているので、素子分離絶縁膜上の部分を非縮退状態にすることができ且つその部分のキャリア濃度が素子活性領域上の部分のキャリア濃度よりも低くなる。
【0021】請求項5の配線の形成方法では、半導体層のうちで素子分離絶縁膜上の部分には第1及び第2導電型の両方の不純物が導入されて、これらの不純物が補償されるが、補償比はキャリア濃度を決定する一因である。このため、半導体層のうちで素子分離絶縁膜上の部分を非縮退状態にすることができ且つその部分のキャリア濃度が素子活性領域上の部分のキャリア濃度よりも低くなる。
【0022】請求項6の配線の形成方法では、多結晶半導体層のうちで素子分離絶縁膜上の部分を一旦非晶質化してから再び多結晶化しているので、この部分の結晶粒径を当初に形成した多結晶半導体層の結晶粒径よりも大きくすることができる。このため、多結晶半導体層の全体に一様に不純物を導入しても、多結晶半導体層のうちで素子分離絶縁膜上の部分を非縮退状態にすることができ且つその部分のキャリア濃度が素子活性領域上の部分のキャリア濃度よりも低くなる。
【0023】
【実施例】以下、本願の発明の第1〜第3実施例を、図1〜3を参照しながら説明する。図1が、非デュアルゲート構造のCMOSトランジスタに適用した第1実施例を示している。この第1実施例では、図1(a)に示す様に、Si基板31に950℃のウエット酸化によるLOCOS法を施して、素子分離用のSiO2 膜32を形成する。
【0024】そして、NMOSトランジスタ領域33及びPMOSトランジスタ領域34の夫々に対して、Pウェル35及びNウェル36を形成したり、ソース/ドレイン領域間のパンチスルーを防止するための埋め込みチャネル層(図示せず)を形成したり、閾値電圧を調整したりするための不純物をイオン注入する。
【0025】次に、図1(b)に示す様に、H2 /O2 を用いる850℃のパイロジェニック酸化によって、膜厚が8nm程度のSiO2 膜37をゲート酸化膜として素子活性領域の表面に形成する。そして、SiH4 を原料ガスとし堆積温度610℃の減圧CVD法で、膜厚が70nm程度の多結晶Si層41を堆積させる。
【0026】次に、図1(c)に示す様に、SiO2 膜32上の多結晶Si層41を覆うレジスト42をリソグラフィ法でパターニングする。そして、このレジスト42をマスクにして、10keVの加速エネルギー及び5×1015cm-2のドーズ量でPhos+ をイオン注入して、多結晶Si層41のうちでレジスト42に覆われていない部分のみをN型の多結晶Si層41nにする。
【0027】次に、図1(d)に示す様に、レジスト42を除去した後、WF6 /SiCl2 2 を原料ガスとし堆積温度680℃の減圧CVD法で、膜厚が70nm程度のWSi層43を堆積させて、多結晶Si層41及びWSi層43から成るタングステンポリサイド層44を形成する。
【0028】その後、リソグラフィ法でゲート配線のパターンにレジスト(図示せず)を加工する。そして、このレジストをマスクにして、Cl2 /O2 をエッチングガスとするECRエッチング等の異方性エッチングをタングステンポリサイド層44に施して、ゲート配線を形成する。
【0029】その後、NMOSトランジスタ領域33及びPMOSトランジスタ領域34の夫々に対してLDD領域やソース/ドレイン領域を形成するための不純物をイオン注入し、1000℃、10秒間の高速アニールで不純物を活性化させ、更に、、従来公知の層間絶縁膜や金属配線の形成等の工程を実行して、この第1実施例のCMOSトランジスタを完成させる。
【0030】図2が、デュアルゲート構造のCMOSトランジスタに適用した第2実施例を示している。この第2実施例でも、図2(a)(b)に示す様に、多結晶Si層41を堆積させるまでは、上述の第1実施例と実質的に同様の工程を実行する。
【0031】しかし、この第2実施例では、この状態から、PMOSトランジスタ領域34の素子活性領域のみを覆うレジスト(図示せず)をリソグラフィ法でパターニングする。そして、このレジストをマスクにして、NMOSトランジスタ領域33の全体及びPMOSトランジスタ領域34のSiO2 膜32上における多結晶Si層41に、10keVの加速エネルギー及び5×1015cm-2のドーズ量でPhos+ をイオン注入する。
【0032】また、同様に、NMOSトランジスタ領域33の素子活性領域のみを覆うレジスト(図示せず)をリソグラフィ法でパターニングする。そして、このレジストをマスクにして、PMOSトランジスタ領域34の全体及びNMOSトランジスタ領域33のSiO2 膜32上における多結晶Si層41に、10keVの加速エネルギー及び5×1015cm-2のドーズ量でB+ をイオン注入する。
【0033】この結果、図2(c)に示す様に、多結晶Si層41のうちでNMOSトランジスタ領域33及びPMOSトランジスタ領域34の素子活性領域上の部分には夫々Phos+ 及びB+ のみがイオン注入されて、これらの部分が夫々N型の多結晶Si層41n及びP型の多結晶Si層41pになる。
【0034】しかし、多結晶Si層41のうちでNMOSトランジスタ領域33及びPMOSトランジスタ領域34の何れのSiO2 膜32上の部分にもPhos+ 及びB+ の両方がイオン注入されて、これらの部分ではPhosとBとが互いに補償される。その後は、再び上述の第1実施例と実質的に同様の工程を実行して、図2(d)に示す様に、この第2実施例のCMOSトランジスタを完成させる。
【0035】図3が、デュアルゲート構造のCMOSトランジスタに適用した第3実施例を示している。この第3実施例でも、図3(a)(b)に示す様に、多結晶Si層41を堆積させるまでは、上述の第1及び第2実施例と実質的に同様の工程を実行する。
【0036】しかし、この第3実施例では、この状態から、PMOSトランジスタ領域34の全体及びNMOSトランジスタ領域33の素子分離領域を覆うレジスト(図示せず)をリソグラフィ法でパターニングする。そして、このレジストをマスクにして、NMOSトランジスタ領域33の素子活性領域上における多結晶Si層41に、10keVの加速エネルギー及び5×1015cm-2のドーズ量でPhos+ をイオン注入する。
【0037】また、同様に、NMOSトランジスタ領域33の全体及びPMOSトランジスタ領域34の素子分離領域を覆うレジスト(図示せず)をリソグラフィ法でパターニングする。そして、このレジストをマスクにして、PMOSトランジスタ領域34の素子活性領域上における多結晶Si層41に、10keVの加速エネルギー及び5×1015cm-2のドーズ量でB+ をイオン注入する。
【0038】その後、N2 雰囲気中で600℃、10時間の熱処理を施す。ところで、多結晶Si層41のうちでPhos+ 及びB+ がイオン注入された部分つまり素子活性領域上における部分は非晶質化されている。しかし、上述の熱処理によってこれらの部分で結晶粒が成長して、図3(c)に示す様に、これらの部分が結晶粒径の大きな多結晶Si層41n、41pになる。
【0039】これに対して、多結晶Si層41のうちでPhos+ 及びB+ がイオン注入されなかった部分つまりSiO2 膜32上における部分では、熱処理を施されても、結晶粒が成長しない。このため、これらの部分における結晶粒径は、多結晶Si層41n、41pにおける結晶粒径よりも小さい。その後は、再び上述の第1及び第2実施例と実質的に同様の工程を実行して、図3(d)に示す様に、この第3実施例のCMOSトランジスタを完成させる。
【0040】なお、以上の第1〜第3実施例の何れも、タングステンポリサイド層44である配線に本願の発明を適用したものであるが、多結晶Si層上に金属層を積層させた配線や多結晶Si層のみから成る配線等にも本願の発明を適用することができる。
【0041】
【発明の効果】請求項1の配線では、電界効果型半導体装置におけるゲート容量の低下による電流駆動能力の低下等を抑制しつつ、素子分離絶縁膜を介する配線と半導体基板との間の寄生容量を減少させることができるので、半導体装置の高速化及び低消費電力化が可能である。
【0042】請求項2の配線では、配線全体としての抵抗の上昇が抑制されているので、半導体装置の更なる高速化及び低消費電力化が可能である。
【0043】請求項3の配線では、半導体層の全体に一様に不純物を導入しても、半導体層のうちで素子分離絶縁膜上の部分のキャリア濃度が素子活性領域上の部分のキャリア濃度よりも低くなるので、半導体装置の高速化及び低消費電力化が可能である。
【0044】請求項4、5の配線の形成方法では、半導体層のうちで素子分離絶縁膜上の部分を非縮退状態にすることができ且つその部分のキャリア濃度が素子活性領域上の部分のキャリア濃度よりも低くなるので、半導体装置の高速化及び低消費電力化が可能な配線を形成することができる。
【0045】請求項6の配線の形成方法では、多結晶半導体層の全体に一様に不純物を導入しても、多結晶半導体層のうちで素子分離絶縁膜上の部分を非縮退状態にすることができ且つその部分のキャリア濃度が素子活性領域上の部分のキャリア濃度よりも低くなるので、半導体装置の高速化及び低消費電力化が可能な配線を形成することができる。




 

 


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