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発明の名称 Si3 N4 膜の形成方法及びMIS型半導体素子
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8034
公開日 平成9年(1997)1月10日
出願番号 特願平7−174453
出願日 平成7年(1995)6月16日
代理人
発明者 塩▲竃▼ 浩昭
要約 目的
熱硫酸過水によりレジスト膜を除去する際に、Si3 4 膜の膜べりを抑制することができるSi3 4 膜の形成方法を提供する。

構成
本方法は、半導体基板10に通常の熱酸化法によりSiO2 膜14を形成し、SiO2 膜14に窓を開けて電極形成領域16とする。膜厚50nmになるようにSi3 4 膜18を基板10全面に通常の条件でCVD法により形成する。Si3 4 膜18を基板10上に成膜した後、プラズマアッシング装置を使用して酸素プラズマ処理を施し、Si3 4 膜の表面を酸化して膜厚1nm以下の超薄膜のSiO2 膜20を形成する。ホトレジストのマスクパターン22を使用して、通常のホトリソグラフィ法により、薄いSiO2 膜20を表面に有するSi3 4 膜18をエッチングする。最後に、マスクパターン22のホトレジストを120°C から140°C の範囲の温度の熱硫酸過水で洗浄して除去する。
特許請求の範囲
【請求項1】 Si3 4 膜を半導体基板上に形成する方法であって、Si3 4 膜を半導体基板上に成膜する工程と、酸素プラズマ処理又は熱酸化処理をウェハに施してSi3 4 膜の表面を酸化し、Si3 4 膜の表面に極く薄いSiO2 膜を形成する工程と、ホトレジスト膜のマスクパターンを形成する工程と、マスクパターンをマスクにして薄いSiO2 膜及びSi3 4 膜をエッチングする工程と、熱硫酸過水でマスクパターンのホトレジストを除去する工程とを備えることを特徴とするSi3 4 膜の形成方法。
【請求項2】 熱硫酸過水でマスクパターンのホトレジストを除去する工程において、120°C から140°C の温度範囲の熱硫酸過水を使用することを特徴とする請求項1に記載のSi3 4 膜の形成方法。
【請求項3】 マスクパターンを除去する工程において、プラズマアッシング法によりマスクパターンのホトレジストを除去し、更に熱硫酸過水で洗浄、除去することを特徴とする請求項1に記載のSi3 4 膜の形成方法。
【請求項4】 半導体基板と絶縁膜と電極とで構成されるMIS型半導体素子の絶縁膜として使用されるSi3 4 膜を形成することを特徴とする請求項1又は2に記載のSi3 4 膜の形成方法。
【請求項5】 MIS型半導体素子であって、半導体基板と電極との間の誘電体が、半導体基板上に形成されたSi3 4 膜と、Si3 4 膜の電極側の表面を酸素プラズマ処理又は熱酸化処理により酸化して形成した極く薄いSiO2 膜とで形成されていることを特徴とするMIS型半導体素子。
【請求項6】 前記MIS型半導体素子がキャパシタであることを特徴とする請求項1に記載のMIS型半導体素子。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、MIS型半導体素子の絶縁膜として好適に使用されるSi3 4 膜を半導体基板上に形成する方法に関し、更に詳細には、熱硫酸過水でウェハを洗浄して、Si3 4 膜をパターニングした時にマスクとして使用したレジスト膜を除去する際に、Si3 4 膜の膜べりを抑制することができるSi3 4 膜の形成方法及び膜減りのないSi3 4 膜を有するMIS型半導体素子に関するものである。
【0002】
【従来の技術】MISキャパシタ(Capacitor)の半導体基板上に形成される絶縁膜(誘電体)として、従来からSi3 4 膜が採用されている。従来のSi3 4 膜形成方法は、図5(a)に示すように、半導体基板10上にSi3 4 膜18をCVD法により形成し、次いで、図5(b)に示すように、ホトレジスト膜のマスクパターン22を形成した後、Si3 4 膜18をエッチングする。次に、マスクとして使用したホトレジスト膜22を熱硫酸過水で除去して、図5(c)に示すように、基板10上の電極形成領域16にパターニングされたSi3 4 膜18を得ている。図5中、12はLOCOS膜、14はSiO2 膜である。
【0003】
【発明が解決しようとする課題】従来のSi3 4 膜の形成方法では、ホトレジスト膜を除去するために120°C から140°C の温度範囲にあるボイル状態の熱硫酸過水でウェハを洗浄しようとすると、Si3 4 膜が熱硫酸過水により侵されて、膜減りが著しく、膜厚が0.1nm〜1.0nm位減少すると言う問題があった。
【0004】ところで、膜減り量が大きいと、第1には、MIS型半導体素子にデバイス特性のバラツキが発生する。MIS型半導体素子、例えばMISキャパシタに正確な静電容量を与えるためには、誘電体として使用されるSi3 4 膜を正確に設定膜厚で形成することが必要であるが、膜減り量が大きいと正確に設定膜厚に形成することができないので、静電容量が所定値から変化してしまう。第2には、ホトリソグラフィ工程での問題である。例えば、ホトリソグラフィ工程において予期しない事情が発生して露光操作をやり直す必要が生じた場合でも、膜減り量が大きいと、Si3 4 膜の膜厚が減少するために、ホトリソグラフィ工程を再実施することが難しいと言う問題があった。
【0005】以上のような理由から、従来は、温度の低い硫酸過水、即ちボイルしていない80°C 前後の硫酸過水でウェハを洗浄せざるを得なかった。しかし、従来は、ボイルしていない硫酸過水を使用するために、ホトレジストの剥離能力が低く、長時間の洗浄を必要とし、しかも完全に除去できないと言う問題があった。換言すれば、従来のSi3 4 膜形成方法では、硫酸過水の洗浄によりホトレジストを除去する際に、高い温度のボイル状態の熱硫酸過水を使用して洗浄効率を上げることが難しかった。また、ボイルしていない硫酸過水を使用するために、薬役ライフも短く、コストが嵩むと言う問題もあった。
【0006】そこで、本発明の目的は、熱硫酸過水でウェハを洗浄して、Si3 4 膜をパターニングした時にマスクとして使用したレジスト膜を除去する際に、Si3 4 膜の膜べりを抑制することができるSi3 4 膜の形成方法を提供することであり、また膜減りが殆どないSi3 4 膜を有するMIS型半導体素子を提供することである。
【0007】
【課題を解決するための手段】上記目的を達成するために、本発明に係るSi3 4 膜の形成方法は、Si34 膜を半導体基板上に形成する方法であって、Si3 4 膜を半導体基板上に成膜する工程と、酸素プラズマ処理又は熱酸化処理をウェハに施してSi3 4 膜の表面を酸化し、Si3 4 膜の表面に極く薄いSiO2 膜を形成する工程と、ホトレジスト膜のマスクパターンを形成する工程と、マスクパターンをマスクにして薄いSiO2 膜及びSi3 4 膜をエッチングする工程と、熱硫酸過水でマスクパターンのホトレジストを除去する工程とを備えることを特徴としている。
【0008】酸素プラズマ処理は、プラズマアッシング装置を使用して、通常のプラズマアッシング条件で処理される。または、熱酸化処理は、熱酸化炉を使用し、温度900°C 前後で酸化処理することにより行われる。Si3 4 膜表面に形成するSiO2 膜の膜厚は、極く薄く、例えば1nm以下であって、処理時間を規制することにより、SiO2 膜の膜厚を所望の膜厚に制御できる。また、本発明方法で使用する熱硫酸過水は、ボイル状態の硫酸過水であって、120°C から140°C の温度範囲に設定する。これにより、ホトレジストの除去作業の能率が、従来法に比べて格段に向上する。
【0009】また、マスクパターンを除去する工程において、プラズマアッシング法によりマスクパターンを除去し、更に熱硫酸過水で洗浄、除去することもできる。本発明方法は、半導体基板と絶縁膜と電極とで構成されるMIS型半導体素子の絶縁膜として使用されるSi3 4 膜の形成に好適に適用できる。
【0010】また、本発明に係るMIS型半導体素子は、半導体基板と電極との間の誘電体が、半導体基板上に形成されたSi3 4 膜と、Si3 4 膜の電極側の表面を酸素プラズマ処理又は熱酸化処理により酸化して形成した薄いSiO2 膜とで形成されていることを特徴としている。本発明に係るMIS型半導体素子は、正確な静電容量を必要とするキャパシタとして最適に利用できる。
【0011】
【実施例】以下、添付図面を参照し、実施例に基づいて本発明をより詳細に説明する。図1(a)から(c)及び図2(d)から(f)は、それぞれMISキャパシタの絶縁膜としてSi3 4 膜を成膜するために本発明方法を実施する際の各工程毎の基板層構造を示す断面図であり、図2(I)は図2(d)に示すSi3 4 膜の拡大断面図である。先ず、図1(a)に示すように、LOCOS膜12が形成されている半導体基板10に通常の熱酸化法によりSiO2 膜14を形成し、次いで、図1(b)に示すように、SiO2 膜14に窓を開けて、電極形成領域16とする。次いで、図1(c)に示すように、膜厚50nmになるようにSi3 4 膜18を基板10全面に通常の条件でCVD法により形成する。
【0012】Si3 4 膜18を基板10上に成膜した後、プラズマアッシング装置を使用して次の条件で酸素プラズマ処理を1バッチ50枚のウェハに対してバッチ操作で施し、図2(d)に示すように、Si3 4 膜18の表面を酸化して膜厚1nm以下の超薄膜のSiO2 膜20(図2(I)参照)を形成する。
圧力:106kPa(800mmTorr)
温度:80°Cガス:O2 =800sccm処理時間:10分RF出力:1kW【0013】次いで、ホトレジストのマスクパターン22を使用して、通常のホトリソグラフィ法により、図2(e)に示すように、薄いSiO2 膜20を表面に有するSi3 4 膜18をエッチングする。最後に、マスクパターン22のホトレジストを120°C から140°C の範囲の温度の熱硫酸過水で洗浄して除去し、図2(f)に示すようなMIS型半導体素子の絶縁膜として最適に使用できるSi3 4 膜を得る。
【0014】プラズマアッシング装置を使用してSi3 4 膜18に施す酸素プラズマ処理に代えて、熱酸化炉でウェハを約900°C に約10分間維持することにより、図1(c)に示すように、Si3 4 膜の表面を酸化して膜厚1nm以下のSiO2 膜を形成することもできる。また、マスクパターン22のホトレジストを熱硫酸過水で洗浄して除去する前に、プラズマアッシング装置によりアッシングして硬化したホトレジストを除去することもできる。
【0015】実験例1本発明方法を評価するために、上述の方法によりSi3 4 膜を酸化して得た薄いSiO2 膜とSi3 4 膜とを有する本発明ウェハ試料を110°C から140°C の間の異なる温度の熱硫酸過水でそれぞれ10分間洗浄し、Si3 4膜の膜減り量を計測した。一方、従来の方法でSi3 4 膜のみを備えた従来法ウェハ試料を本発明ウェハ試料と同様にして洗浄し、そのSi3 4 膜の膜減り量を計測した。測定結果は、図3に示す通りであった。図3では、横軸に熱硫酸過水の温度を、縦軸にSi3 4 膜の膜減り量を取った。
【0016】実験例2更に、本発明方法を評価するために、上述の方法によりSi3 4 膜を酸化して得た薄いSiO2 膜とSi3 4 膜とを有する本発明ウェハ試料を120°Cの熱硫酸過水で10分間から40分間にわたる異なる時間の間洗浄し、Si3 4 膜の膜減り量を計測した。一方、従来の方法でSi3 4 膜のみを備えた従来法ウェハ試料を本発明ウェハ試料と同様にして洗浄し、そのSi3 4 膜の膜減り量を計測した。測定結果は、図4に示す通りであった。図4では、横軸に洗浄時間を、縦軸にSi3 4 膜の膜減り量を取った。
【0017】以上の結果から、本発明方法では、熱硫酸過水の温度が高くなっても、また洗浄時間が長くなっても、膜減り量が殆ど増加せず、また、熱硫酸過水の温度が高い程、また洗浄時間が長い程、従来法に比べて、Si3 4 膜の絶対的な膜減り量の減少が著しい。よって、本発明方法によってSi3 4 膜を形成すれば、温度の高い熱硫酸過水を使用して洗浄することにより、洗浄時間を短縮することができ、更には硫酸過水の薬役ライフが長くなり、薬役コストを軽減できる。また、長時間洗浄していても、膜減り量が増大しないので、ホトレジストを完全に除去することができる。
【0018】本実施例のMIS型半導体素子30は、半導体基板と電極との間の誘電体が、半導体基板上に形成されたSi3 4 膜と、Si3 4 膜の電極側の表面を酸素プラズマ処理又は熱酸化処理により酸化して形成した薄いSiO2 膜とで形成されている。本実施例の半導体素子30は、Si3 4 膜をパターニングした時に使用したマスクパターンのホトレジストを除去する際のSi3 4 膜の膜減り量が小さいので、所定膜厚のSi3 4 膜を備えることにより、所定の静電容量を有する。よって、半導体素子30は、キャパシタとして最適なMIS型半導体素子である。
【0019】
【発明の効果】本発明方法によれば、Si3 4 膜を半導体基板上に形成する際に、Si3 4 膜を半導体基板上に成膜した後、酸素プラズマ処理又は熱酸化処理を施し、Si3 4 膜の表面を酸化して薄いSiO2 膜を形成することにより、Si3 4膜のパターニングに使用したマスクパターンのホトレジストを熱硫酸過水で洗浄、除去する際に発生するSi3 4 膜の膜減り量を従来法に比べて大幅に減少させることができる。よって、本発明を使用すれば、第1には、Si3 4 膜の膜厚を正確に所定膜厚に維持することにより、所定値の静電容量を有し、バラツキの無いデバイス特性を備えたMIS型半導体素子を実現させることができる。第2には、ボイル状態の熱硫酸過水を使用してホトレジストの除去できるので、洗浄作業の作業能率を向上させることができる。また、ホトリソグラフィ工程において予期しない事情により露光操作をやり直す必要が生じた場合でも、Si3 4 膜の小さい膜減り量を維持しつつホトリソグラフィ工程を繰り返し再実施することができる。また、本発明に係るMIS型半導体素子は、所定膜厚のSi3 4 膜を備えて所定の静電容量を有するので、キャパシタとして最適なMIS型半導体素子を実現している。




 

 


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