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発明の名称 半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8021
公開日 平成9年(1997)1月10日
出願番号 特願平7−155939
出願日 平成7年(1995)6月22日
代理人 【弁理士】
【氏名又は名称】船橋 國則
発明者 牛膓 哲雄
要約 目的
素子分離膜を有する基板上面におけるエッチング加工性を向上することができる半導体装置の製造方法を提供する。

構成
基板11上に形成した酸化防止パターン14をマスクに用いて基板11の酸化処理を行い、基板11の表面部分に酸化膜からなる素子分離膜15を成膜する。酸化防止パターン14をマスクに用いて素子分離膜15をスパッタエッチングし、素子分離膜15の傾斜部15aの傾きをなだらかにする。酸化防止パターン14を除去し、素子分離膜15上を含む基板11上にパターン形成層19を成膜する。パターン形成層19をエッチング加工することによって、基板11上にパターン形成層19からなるパターン21を形成する。傾斜部15aの傾きがなだらかになった素子分離膜15を有する基板11上に垂直方向の膜厚がより均一化されたパターン形成層19が成膜され、パターン形成層19のエッチング加工性が確保される。
特許請求の範囲
【請求項1】 基板上に形成した酸化防止パターンをマスクに用いて当該基板の酸化処理を行い、当該基板表面に酸化膜からなる素子分離膜を成膜する第1工程と、前記酸化防止パターンをマスクに用いて前記素子分離膜の表面層をエッチングする第2工程と前記酸化防止パターンを除去した後、前記素子分離膜上を含む前記基板上にパターン形成層を成膜する第3工程と、前記パターン形成層をエッチングすることによって、前記基板上に当該パターン形成層からなるパターンを形成する第4工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項2】 請求項1記載の半導体装置の製造方法において、前記第2工程で行うエッチングは、スパッタエッチングであることを特徴とする半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法に関し、特には基板表面に素子分離膜を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】半導体装置の製造工程では、基板上に形成した酸化防止パターンをマスクにした選択酸化(Local oxidation of silicon:以下LOCOSと記す)法によって、上記酸化防止パターンから露出する基板の表面部分に酸化膜からなる素子分離膜を形成している。上記LOCOS法は、酸化防止パターンの構成によって、一般的なLOCOS法すなわちConventionalLOCOS法とPPL(Poly Pad LOCOS)法に分類される。ConventionalLOCOS法は、パッド酸化膜とこの上層の窒化シリコン膜との2層構造からなる酸化防止パターンを用いる方法である。PPL法は、パッド酸化膜/ポリシリコン膜/窒化シリコン膜を下層から順に積層させた3層構造からなる酸化防止パターンを用いる方法である。
【0003】上記ConventionalLOCOS法は、PPL法と比較して窒化シリコン膜下に形成される酸化膜すなわちバーズビークが大いが、酸化防止パターンが2層構造であるため工程数が少ないという利点がある。このConventionalLOCOS法において、バーズビークを抑える為にはパッド酸化膜に対する窒化シリコン膜の膜厚を大きくすれば良いが、このようにした場合には、酸化防止パターンのエッジ部下の素子分離膜部分にストレスが集中してリーク電流が増大し、半導体装置の素子特性が劣化してしまう。
【0004】そこで、上記ConventionalLOCOS法においてパッド酸化膜に対する窒化シリコン膜の膜厚比を大きくすると共に1000℃以上の高温で酸化処理を行うことで、粘性酸化によってバーズビークを低減しストレスを緩和するICL(Improved Conventional LOCOS)法が行われている。
【0005】
【発明が解決しようとする課題】しかし、上記LOCOS法によって素子分離膜を形成する半導体装置の製造方法には、以下のような課題があった。すなわち図4に示すように、酸化処理の際には基板41の表面が酸化防止パターン42から露出する部分で選択的に素子分離膜43になる酸化膜が成長するため、酸化防止パターン42から露出する素子分離膜43部分の基板41表面に対する傾きが急峻になる。特にICL法によって素子分離膜43を形成した場合にこの傾きが顕著になる。このため、図4(2)に示すように、素子分離膜43を有する基板41の上面に、例えばゲート電極を形成するためのポリサイド膜44を膜厚t1 で成膜すると、上記素子分離膜43の表面が基板41表面に対して大きな傾斜を有する傾斜部43aでは、上記ポリサイド膜44の垂直方向の膜厚t2 が厚くなる。この膜厚比t1 :t2 は、上記傾斜部43aの傾きが急峻になる程大きくなる。
【0006】そして、図4(3)に示すように、レジストパターン45をマスクにしてポリサイド膜44をエッチング加工すると、上記傾斜部43a上にエッチング残り45が生じる。このため、図4(4)に示すように、オーバーエッチングを行ってエッチング残り(45)を除去すると、ポリサイド膜44を構成する1層目のポリシリコン44aにサイドエッチングが生じ、ゲート長が短くなる。
【0007】そこで本発明は、素子分離膜を有する基板上面の加工性を向上することができる半導体装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するための本発明の半導体装置の製造方法は、基板上に形成した酸化防止パターンをマスク用いて当該基板の酸化処理を行い、当該基板表面に酸化膜からなる素子分離膜を成膜した後、上記素子分離膜をエッチングする。その後、素子分離膜上を含む前記基板上にパターン形成層を成膜し、このパターン形成層をエッチングしてパターンを形成する。
【0009】
【作用】上記半導体装置の製造方法では、素子分離膜の傾斜部をエッチングすることから、当該傾斜部の基板表面に対する傾きがなだらかになる。このため、この基板上に成膜するパターン形成層は、垂直方向の膜厚が均一化される。したがって、パターン形成層をエッチングする際の加工性が向上する。また、上記エッチングをスパッタエッチングによって行う場合には、スパッタエッチングの際のエッチング種の入射角度とエッチングレートとの関係から、基板表面に対して傾いた状態の上記傾斜部のエッチングが速く進む。このため、素子分離膜の実効的な膜厚を確保した状態で、当該傾斜部の基板表面に対する傾きがなだらかになる。
【0010】
【実施例】以下、本発明の実施例を、図面に基づいて説明する。ここで、図1(1)〜(4)は、本発明の請求項1及び請求項2記載の半導体装置の製造方法を説明するための図であり、これらの図を用いて上記製造方法をMOSトランジスタの製造工程に適用した場合の一実施例を説明する。
【0011】先ず、図1(1)に示す第1工程では、例えばシリコンからなる基板11を用意する。そして、950℃のドライ熱酸化法によって、基板11の上面に酸化シリコン膜からなるパッド酸化膜12を10nmの膜厚で成膜する。次に、減圧気相成長法いわゆるLPCVD(Low Pressure Chemical Vapore Deposition)法によって、上記パッド酸化膜12上に窒化シリコン膜13を100nmの膜厚で成膜する。上記LPCVD法による窒化シリコン膜13の成膜条件の一例を以下に示す。
成膜装置 ;LPCVD装置 成膜ガス及び流量;SiH2 Cl2 (ジクロロシラン)=50sccm NH3 (アンモニア) =200sccm N2 (窒素) =2000sccm sccm=standard cubic centimeter / minutes 成膜雰囲気内圧力;70Pa 成膜温度 ;760℃【0012】次に、リソグラフィー法によって、ここでは図示しないレジストパターンを窒化シリコン膜13上に形成する。その後、上記レジストパターンをマスクにして窒化シリコン膜13をエッチングし、パッド酸化膜12上にパターニングされた窒化シリコン膜13を積層してなる酸化防止パターン14を形成する。窒化シリコン膜13のエッチング条件の一例は、以下に示すようである。
エッチング装置 ;枚葉式マグネトロンRIE装置 反応ガス及び流量 ;C4 8 (8フッ化シクロブタン)=5sccm O2 (酸素) =4sccm Ar(アルゴン)=100sccm エッチング雰囲気内圧力;2.7Pa RFパワ− ;1000W【0013】次に、上記レジストパターンを除去した後、1050℃のウェット酸化法にて基板11の露出表面の選択酸化を行う。これによって、基板11の表面部分に酸化シリコンかならる素子分離膜15を形成する。上記のようにして形成した素子分離膜15では、窒化シリコン膜13から露出する部分の端部である傾斜部15aが、基板11の表面に対して急峻な傾きを有するものになる。また、窒化シリコン膜13の下方に成長した素子分離膜15部分であるバーズビーク15bは、例えばConventionalLOCOS法によって形成した素子分離膜と比較して短くなる。
【0014】次に、図1(2)に示す第2工程では、素子分離膜15の傾斜部15aをエッチングすることによって、傾斜部15aの基板11表面に対する傾きをなだらかにする。このエッチングは、例えば酸化防止パターン14をマスクにしたスパッタエッチングで行う。このスパッタエッチング条件の一例を、以下に示す。
エッチング装置 ;枚葉式平行平板RIE(Reactive Ion Etching)装置 スパッタガス及び流量 ;Ar(アルゴン)=500sccm エッチング雰囲気内圧力;1.0Pa RFパワー ;1200W【0015】図2は、上記スパッタエッチングの際のスパッタ粒子の入射角度θとエッチングレートとの関係を示すグラフである。このグラフに示すように、スパッタエッチングでは、入射角度θ=60℃付近がエッチングレートのピークになっている。したがって、上記素子分離膜15のスパッタエッチングでは、スパッタ粒子が基板11の表面に対して略垂直すなわち入射角度θ=0°で照射されるため、基板11表面に対して傾いた状態の上記傾斜部15aのエッチングが、基板11表面に対して平行な部分よりも速く進む。このため、素子分離膜15の実効的な膜厚を確保した状態で、傾斜部15aの基板11表面に対する傾きがなだらかになる。尚、上記入射角度θは、図3に示すように被エッチング面31の法線32とスパッタ粒子33の入射方向との成す角度とする。また、上記エッチングは、スパッタエッチングに限定されず等方的なエッチングでも良い。この場合にも、傾斜部15aの基板11表面に対する傾きがなだらかになる。
【0016】次に、図1(3)に示す第3工程では、熱リン酸を用いたウェットエッチングによって、窒化シリコン膜(13)を除去する。その後、H2 O:HF=100:1(体積比)の希フッ酸にてパッド酸化膜(12)を除去して基板11上から酸化防止パターン(14)を除去する。次に、ドライ酸化法にて、基板11の表面にゲート酸化膜16を成膜する。
【0017】上記の後、ゲート酸化膜16が形成された基板11上に、ポリシリコン膜17を70nmの膜厚で成膜する。この成膜条件の一例を以下に示す。
成膜装置 ;LPCVD装置 成膜ガス及び流量;SiH4 (モノシラン)=100sccm He(ヘリウム) =400sccm 成膜雰囲気内圧力;70Pa 成膜温度 ;610℃【0018】次に、ポリシリコン膜17上に、タングステンシリサイド膜(WSix)18を70nmの膜厚で成膜する。この成膜条件の一例を以下に示す。
成膜装置 ;LPCVD装置 成膜ガス及び流量;SiH4 (モノシラン) =1000sccm WF6 (6フッ化タングステン)=10sccm He(ヘリウム) =360sccm 成膜雰囲気内圧力;27Pa 成膜温度 ;360℃【0019】以上のようにして、例えばポリシリコン膜17とタングステンシリサイド膜18とのポリサイド膜からなるパターン形成層19が基板11上に成膜される。このパターン形成層19は、上記第2工程でのエッチングによって傾斜部15aの傾きをなだらかにした素子分離膜15を有する基板11上に成膜されることから、垂直方向の膜厚が平均化されたものになる。
【0020】次に、図1(4)に示す第4工程では、リソグラフィー法によってパターン形成層19上にレジストパターン20を形成する。その後、レジストパターン20をマスクにしてパターン形成層19をエッチングし、パターン形成層19からなるパターン21を形成する。上記パターン形成層19のエッチング条件の一例は、以下に示すようである。
エッチング装置 ;枚葉式平行平板RIE装置 反応ガス及び流量 ;Cl2 (塩素)=50sccm O2 (酸素) =5sccm エッチング雰囲気内圧力;3Pa RFパワ− ;800W【0021】以上によって、表面部分に素子分離膜15を有する基板11上に、ポリサイド膜からなるゲート電極がパターン21として形成される。ここでは、垂直方向の膜厚が均一化されたパターン形成層19すなわちポリサイド膜がエッチングされるため、パターン形成層19を不必要にオーバーエッチングすることなくかつ素子分離膜15の傾斜部15aにエッチンッグ残りを発生させることなくパターン21が形成される。このため、上記ポリサイド膜のポリシリコン膜にサイドエッチングが入ることなくゲート電極が形成される。したがって、設計値に対して寸法精度の良いゲート電極が得られる。
【0022】また、上記実施例では、ICL法によって形成した素子分離膜15を有しているため、ConventionalLOCOS法によって素子分離膜15を形成した場合と比較して、素子分離膜15のバーズビーク15bが小さくなる。したがって、素子分離膜15で分離された基板11のアクティブ領域11aが面積が確保されて狭チャネル効果を防止でき、半導体装置の特性を確保することが可能になる。さらに、PPL法によって素子分離膜15を形成した場合と比較して、酸化防止パターン14が2層構造であることから半導体装置の製造コストが低減されるとともにTAT(Turn Around Time) を短縮することが可能になる。
【0023】尚、素子分離膜15の形成方法は、選択酸化法であれば上記で示したILC法に限定されず、ConventionalLOCOS法やPPL法でも良い。さらに、本発明は、MOSトランジスタの製造工程以外でも、素子分離膜を形成した基板上にパターン形成層を形成し、このパターン形成層をエッチング加工する工程を行う場合に広く適用可能である。
【0024】
【発明の効果】以上説明したように、本発明の半導体装置の製造方法によれば、素子分離膜をエッチングして当該素子分離膜における傾斜部の基板表面に対する傾きをなだらかにすることによって、当該素子分離膜を有する基板上に垂直方向の膜厚がより均一化されたパターン形成層を成膜することが可能になる。したがって、素子分離膜を有する基板上面に成膜した上記パターン形成層の加工性を向上させることが可能になる。




 

 


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