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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−7381
公開日 平成9年(1997)1月10日
出願番号 特願平7−155822
出願日 平成7年(1995)6月22日
代理人 【弁理士】
【氏名又は名称】京本 直樹 (外2名)
発明者 岡本 利治
要約 目的
それぞれ異る電圧の電源電圧が供給される回路間をレベル変換する場合に、両回路間に挿入されるトランスファゲートの両端における伝達時間の差異による伝達時間の速度を改善する。

構成
NAND回路1出力をインバータ回路2に伝達するトランスファゲートN4を有し、このトランスファゲート出力端に接続されるインバータ回路2の入力端を電源電位VPPにプルアップしてレベル変換するときに、NAND回路1の出力データに応答してインバータ回路1の入力端をVPP電位にプルアップするPMOSトランジスタP4のレベル変換手段を備えるので、導通抵抗が大きく信号遅延が大きいトランスファゲートの出力端の信号を制御信号に用いていた従来のレベル変換手段に比べて、そのトランジスタサイズを大きくして導通抵抗を軽減することなく信号遅延を回避出来、回路面積を増大させる必要がない。
特許請求の範囲
【請求項1】 第1の電源電位が供給され複数のデータの演算をする前段の論理回路と、第2の電源電位が供給され前記前段の論理回路の出力データをさらに演算して転送する次段の論理回路と、これらの論理回路の間に挿入され第1の電源電位がゲート電極に供給されて導通状態になり前記前段の論理回路の出力データが論理レベルのロウレベルのときはロウレベルを、論理レベルの第1ハイレベルのときはこのレベルよりも前記ゲート電極を導通させるしきい値電圧分だけ低い第2ハイレベルをそれぞれ前記次段の論理回路に伝達するトランスファゲートとを備え、前記第2ハイベルに応答して前記次段の論理回路入力端を前記第2ハイレベルからさらに第2の電源電位にプルアップしてレベル変換する半導体記憶装置において、前記第2ハイレベルに代えて前記前段の論理回路の出力データが用いられ、このデータの前記第1ハイレベルに応答して前記次段の論理回路入力端を前記第2ハイレベルからさらに第2の電源電位にプルアップするレベル変換手段を備えることを特徴とする半導体装置。
【請求項2】 前記レベル変換手段が、第3ハイレベルの制御信号に応答して第2の電源電位から前記トランスファゲートを介して前記前段の論理回路の接地電位に流れる貫通電流をあらかじめ定める所定時間だけ遮断する電流遮断手段を有することを特徴とする請求項1記載の半導体装置。
【請求項3】 前記レベル変換手段は、前記前段の論理回路出力端と前記次段の論理回路入力端との間に直列接続状態で前記トランスファゲートが挿入され、前記次段の論理回路入力端と第2の電源電位との間に第1のPチャネル型MOSトランジスタが挿入され、このトランジスタのゲート電極に前記前段の論理回路出力端がインバータを介して接続される構成からなる請求項1記載の半導体装置。
【請求項4】 前記電流遮断手段は、前記第3のハイレベルの制御信号がゲート電極に供給される第2のPチャネル型MOSトランジスタが第2の電源電位と前記第1のPチャネル型MOSトランジスタとの間に直列接続状態で挿入され、かつこれら第1および第2のPチャネル型MOSトランジスタの直列接続点の電位が前記次段の論理回路の電源電位として供給されてなる請求項2または3記載の半導体装置。
【請求項5】 前記電流遮断手段は、前記第3のハイレベル制御信号をゲート電極に入力する前記第2のPチャネル型MOSトランジスタが、第2の電源電位が供給される前記第1のPチャネル型MOSトランジスタと前記次段の論理回路の入力端との間に直列接続状態で挿入されてなる請求項2または4記載の半導体装置。
【請求項6】 前記第3のハイレベル制御信号は、前記論理回路の出力端がハイレベルからロウレベルへ遷移した後から第2の電源電位が供給される前記第1のPチャネル型MOSトランジスタが導通状態から非導通状態に遷移するまでの過渡期間でかつその電圧は少なくとも第2の電源電位レベルかそれよりも前記第2のPチャネル型MOSトランジスタのしきい値電圧分だけ低い電圧範囲内にある請求項2、4または5記載の半導体装置。
【請求項7】 第2の電源電位に代えて第1の電源電位が供給される請求項1、2、3、4、5または6記載の半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体装置に係わり、特にそれぞれ異なる電源電位が供給された論理回路間を接続するためのレベル変換手段を有する半導体装置に関する。
【0002】
【従来の技術】この種のレベル変換手段を用いる半導体装置として、例えば電気的に書き込みおよび読み出しが可能な不揮発性半導体記憶装置がある。この不揮発性半導体記憶装置では、データの書き込みおよび消去のために、通常の電源電圧VCCとして5Vが用いられ、その他に5Vよりも高い電源電圧VPPとして例えば12Vが用いられている。
【0003】その場合、同一半導体基板上にVCCが供給されて動作する論理回路群と、VPPが供給されて動作する論理回路群とが存在し、これらの電源電圧が異なる回路間の信号接続においては、トランスファ用トランジスタ(以下、トランスファゲートと称す)を介して接続することによって、VCCで動作する回路にVPPが供給されることがないように電気的に分離する方法が用いられている。
【0004】さらに、VPPで動作する回路へ供給される入力信号の論理レベルのロウレベルから論理レベルのハイレベルとなるVCCレベルまたはVPPレベルに速く持ち上げるために、レベル変換手段を設けるのが一般的である。
【0005】このレベル変換手段が不揮発性半導体記憶装置のデコーダ回路に適用された一例の主要部を図5に示す。
【0006】図5を参照すると、入力端子IN1〜IN3を有しPチャネル型MOSトランジスタ(以下、PMOSトランジスタと称す)P1〜P3およびNチャネル型MOSトランジスタ(以下、NMOSトランジスタと称す)N1〜N3からなるNAND回路1には動作電源としてVCCが供給され、出力端子OUTを有するインバータ回路2には動作電源としてVPPが供給されるとともに、これらNAND回路1の出力端とインバータ回路2の入力端との間にトランスファゲートN4が直列接続され、そのゲート電極にはVCCが供給されている。
【0007】このトランスファゲートN4の出力端および電源端子Vpp間にPMOSトランジスタ4が接続され、そのゲート電極にはPMOSトランジスタ5およびNMOSトランジスタN5からなり動作電源としてVPPが供給されるインバータ回路2の出力端が接続され、かつその入力端はトランスファゲートN4の出力端に接続されたレベル変換回路を含んで構成されている。
【0008】この回路の動作を、まず、前段論理回路のNAND回路1がハイレベルを出力する場合から説明する。NAND回路1の入力端IN1〜IN3に供給される信号の少なくとも1つがロウレベルになると、NAND回路1はハイレベルのデータをトランスファゲートN4へ出力する。トランスファゲートN4はゲート電極にVCCが供給されているので動作時は常時導通状態にあり、節点Aに伝達されたハイレベルのデータを節点Bに伝達する。この節点BにおけるハイレベルはトランスファゲートN4のしきい値電圧分だけ低下したハイレベル(VCC−VTN4 )である。
【0009】この節点Bのハイレベルはインバータ回路3で反転されてロウレベルとなり、PMOSトランジスタP4を導通させるので、節点Bのハイレベル(VCC−VTN4 )は端子VppのVPPレベルまで持ち上げられる。したがって、インバータ回路2の出力端子OUTの電位はロウレベルを出力する。
【0010】次に、NAND回路1がロウレベルを出力する場合を説明する。NAND回路1の入力端IN1〜IN3に供給される信号が全てハイレベルになると、NAND回路1はロウレベルを節点Aを介してトランスフアゲートN4へ出力する。
【0011】このときもトランスフアゲートN4は導通状態にあるから、節点Aのロウレベルを節点Bへ伝達する。このロウレベルがインバータ回路3で反転されてハイレベルになり、PMOSトランジスタP4を非導通状態にするので、節点Bの電位はロウレベルのままであり、したがってインバータ回路2はハイレベルを出力端子OUTへ出力する。
【0012】すなわち、VCC系の前段回路であるNAND回路1の出力は、レベル変換回路によってレベル変換されてVPP系の後段回路のイバータ3に伝達されることになる。
【0013】この種のレベル変換手段の他の一例が、IEEE JOURNAL OF SOLIDSTATE CIRCUITS,VOL,SC.18,NO.5,OCTOBER 1993,第556頁に記載されている。同誌所載のデコーダ回路の主要部の回路図を示した図6を参照すると、ゲート電極がRow Clock端子に接続されたPMOSトランジスタP1およびゲート電極にPredecoder1〜3端子が接続されたN1〜N3からなるNAND回路4には電源電圧としてVCCが供給されている。
【0014】このNAND回路1の出力端は、節点A、トランスファゲータトN4および節点Bを介して、電源電圧としてVPPが供給されるインバータ回路2の入力端に接続されている。
【0015】節点Bおよび端子Vcc間にはPMOSトランジスタP4が接続され、PMOSトランジスタP4のゲート電極はインバータ回路2の出力端が接続され、トランスファゲートN4およびPMOSトランジスタP4でレベル変換回路を構成している。
【0016】この回路の動作を説明する。まずNAND回路4の出力がハイレベルを出力する場合は、Predecoder1〜3端子に供給される信号のうち少なくとも1つがロウレベルになり、かつRow Clock端子に供給される信号ががロウレベルになると、NAND回路4はPMOSトランジスタP1が導通して得られたVCCのハイレベルを節点Aを介してトランスファゲートN4に伝達する。トランスファゲートN4はゲート電極にVCCが供給されて導通状態にあるから節点Aのハイレベルを節点Bを介してインバータ回路2に伝達する。このとき節点Bのハイレベルは(VCC−VTN4 )である。
【0017】インバータ回路2はロウレベルを出力するが、同時にこのロウレベルをPMOSトラジスタP4のゲート電極にも供給するので、PMOSトラジスタP4は導通し節点Bの電位(VCC−VTN4 )をVPPレベルに持ち上げる。
【0018】一方、NAND回路4の出力がロウレベルを出力する場合は、Predecoder1〜3端子に供給される信号が全てハイレベルになり、かつRow Clock端子に供給される信号がハイレベルになると、NAND回路4はPMOSトランジスタP1が非導通状態になり、NMOSトランジスタN1〜N3が全て導通して出力端は接地電位となりロウレベルを節点Aを介してトランスファゲートN4に伝達する。このロウレベルはトランスファゲートN4および節点Bを介してインバータ回路2に伝達され、その出力はハイレベルになる。このハイレベルによってPMOSトランジスタP4は非導通状態になり、節点Bはロウレベルのままである。
【0019】すなわち、この例の場合も、VCC系の前段回路のNAND回路4の出力は、レベル変換回路によってレベル変換されてVPP系の後段回路のインバータ回路2に伝達されることになる。
【0020】
【発明が解決しようとする課題】上述した従来の半導体装置において、図5で説明した例の場合は、節点BがVCC電位のハイレベルからVPPレベルのハイレベルへプルアップされるときに、節点Aの電位を節点Bへ伝達する伝達時間がトランスファゲートN4の導通抵抗が大きいために長くなるという問題がある。例えば、この節点Aおよび節点Bにおける伝達時間の関係を波形図で示した図7を参照すると、この図は縦軸に電源電圧を示し、横軸に時間を示してある。節点Bにおける電位が時間t1から時間t5間でロウレベルからハイレベルヘ遷移するのに要する時間は、節点Aの電位が時間t1から時間t2の間でロウレベルからハイレベルヘ遷移するのに要する時間よりも長いため(t5>t1)、PMOSトランジスタP4のゲート電極に供給されるインバータ回路2の出力もハイレベルからロウレベルへ遷移する時間が長くなり、PMOSトランジスタP4が導通状態になるのも遅れることになる。
【0021】したがって、PMOSトランジスタP4が節点Bの電位をVCC−VTN4 レベルからVPPレベルにプルアップする時間も遅れ、インバータ回路2の出力端子OUTの電位がロウレベルになるのも遅れてしまうという問題があった。
【0022】また、節点Bの電位をプルダウンする場合も、トランスファゲートN4の導通抵抗が大きいため、時間t6で節点AおよびBがハイレベルからロウレベルへ遷移し始め、時間t7で節点Aがロウレベルになるのに対し、節点Bは時間t10でロウレベルになるので、節点Aの電位を節点Bへ伝達する伝達時間が長くなる(t10>t7)。
【0023】すなわち、節点Aの電位がハイレベルからロウレベルへ遷移すると、節点BもトランスファゲートN4を介してハイレベルからロウレベルへ遷移するのに要する時間が長くなり、インバータ回路2の出力がロウレベルからハイレベルへ遷移する時間も長くなる。
【0024】したがって、PMOSトランジスタP4が導通状態から非導通状態になるのも遅れ、インバータ回路2の出力端子OUTの電位がハイレベルになるのも遅れる。
【0025】一方、図6を用いて説明した従来例においては、節点Bの電位をプルアップする場合、節点Aの電位がロウレベルからハイレベル遷移する時間もトランスファゲートN4の導通抵抗が大きいので、節点Bでの遷移時間も遅れ、インバータ回路の出力端子OUTもハイレベルからロウレベルへ変化するのが遅れる。
【0026】したがって、この遅れた出力端子OUTの電位が供給されるPMOSトランジスタP4も非導通状態から導通状態へ変化するのが遅れ、節点BがVCC−VTN4 レベルからVPPレベルへプルアップされる時間も遅れる。
【0027】節点Bの電位をハイレベルからロウレベルへプルダウンする場合も、節点Bにおけるハイレベルからロウレベルへの遷移時間が長く、インバータ回路の出力端子OUTもロウレベルからハイレベルへ変化するのが遅れる。したがって、この遅れた出力端子OUTの電位が供給されるPMOSトランジスタP4も導通状態から非導通状態へ変化するのが遅れ、節点BがVPPレベルからロウレベルからへプルダウンされる時間も遅れる。
【0028】上述した従来例におけるインバータ回路2の出力端子OUTがロウレベルからハイレベルへ、ハイレベルからロウレベルへそれぞれ変化する時間の遅れの原因となっていたトランスファゲートN4の導通抵抗を小さくするためには、このトランスファゲートのトランジスタサイズを大きくするのが一般的であるが、チップ上の回路面積が増大する欠点がある。
【0029】さらに、インバータ回路2がロウレベルからハイレベルへ変化するときに、節点Aと節点Bとの遷移時間のずれが原因となって、節点Aがハイレベルからロウレベルへ変化しているにもかかわらず節点Bがまだハイレベルからロウレベルへの過渡状態にある期間が生じ、この期間は端子VppからPMOSトランジスタP4→節点B→トランスファゲートN4→節点A→NAND回路1のNMOSトランジスタN1〜N3→接地電位へ貫通電流I4またはI5が流れ、消費電流が大きくなる欠点もある。
【0030】本発明の目的は、上述の欠点に鑑みなされたものであり、それぞれ異る電圧の電源電圧が供給される回路間をレベル変換する場合に、両回路間に挿入されるトランスファゲートの両端における伝達時間の差異による伝達時間の速度を改善した半導体装置を提供することにある。
【0031】
【課題を解決するための手段】本発明の半導体装置の特徴は、第1の電源電位が供給され複数のデータの演算をする前段の論理回路と、第2の電源電位が供給され前記前段の論理回路の出力データをさらに演算して後段に転送する次段の論理回路と、これらの論理回路の間に挿入され第1の電源電位がゲート電極に供給されて導通状態になり前記前段の論理回路の出力データが論理レベルのロウレベルのときはロウレベルを、論理レベルの第1ハイレベルのときはこのレベルよりも前記ゲート電極を導通させるしきい値電圧分だけ低い第2ハイレベルをそれぞれ前記次段の論理回路に伝達するトランスファゲートとを備え、前記第2ハイベルに応答して前記次段の論理回路入力端を前記第2ハイレベルからさらに第2の電源電位にプルアップしてレベル変換する半導体記憶装置において、前記第2ハイレベルに代えて前記前段の論理回路の出力データが用いられ、このデータの前記第1ハイレベルに応答して前記次段の論理回路入力端を前記第2ハイレベルからさらに第2の電源電位にプルアップするレベル変換手段を備えることにある。
【0032】また、前記レベル変換手段が、第3ハイレベルの制御信号に応答して第2の電源電位から前記トランスファゲートを介して前記前段の論理回路の接地電位に流れる貫通電流をあらかじめ定める所定時間だけ遮断する電流遮断手段を有することができる。
【0033】さらに、前記レベル変換手段は、前記前段の論理回路出力端と前記次段の論理回路入力端との間に直列接続状態で前記トランスファゲートが挿入され、前記次段の論理回路入力端と第2の電源電位との間に第1のPチャネル型MOSトランジスタが挿入され、このトランジスタのゲート電極に前記前段の論理回路出力端がインバータ回路を介して接続される構成とすることもできる。
【0034】さらにまた、前記電流遮断手段は、前記第3のハイレベルの制御信号がゲート電極に供給される第2のPチャネル型MOSトランジスタが第2の電源電位と前記第1のPチャネル型MOSトランジスタとの間に直列接続状態で挿入され、かつこれら第1および第2のPチャネル型MOSトランジスタの直列接続点の電位が前記次段の論理回路の電源電位として供給されてなる。
【0035】また、前記電流遮断手段は、前記第3のハイレベル制御信号をゲート電極に入力する前記第2のPチャネル型MOSトランジスタが第2の電源電位が供給される前記第1のPチャネル型MOSトランジスタと前記次段の論理回路の入力端との間に直列接続状態で挿入されてもよい。
【0036】さらに、前記第3のハイレベル制御信号は、前記論理回路の出力端がハイレベルからロウレベルへ遷移した後から第2の電源電位が供給される前記第1のPチャネル型MOSトランジスタが導通状態から非導通状態に遷移するまでの過渡期間でかつその電圧は少なくとも第2の電源電位レベルかそれよりも前記第2のPチャネル型MOSトランジスタのしきい値電圧分だけ低い電圧範囲内にある。
【0037】さらにまた、第2の電源電位に代えて第1の電源電位が供給されてもよい。
【0038】
【実施例】まず、本発明の第1の実施例について図面を参照しながら説明する。図1は本発明の半導体装置に適用するレベル変換手段の第1の実施例を示す回路図である。図1を参照すると、入力端IN1〜IN3を有しPMOSトランジスタP1〜P3およびNMOSトランジスタN1〜N3からなる前段論理回路としてのNAND回路1には動作電源として端子VppからVCCが供給され、出力端子OUTを有する後段論理回路としてのインバータ回路2には動作電源として端子VppからVPPが供給されている。
【0039】NAND回路1の出力端とインバータ回路2の入力端との間にトランスファゲートN4が直列接続され、そのゲート電極にはVCCが供給されている。
【0040】このトランスファゲートN4の出力端および電源端子Vpp間にはPMOSトランジスタP4が接続され、そのゲート電極にはインバータ回路3の出力端が接続され、インバータ回路3の入力端はNAND回路1の出力端に接続されている。
【0041】このインバータ回路3はPMOSトランジスタ5およびNMOSトランジスタN5からなり動作電源としてVPPが供給され、かつその入力端はトランスファゲートN4の出力端に接続される。
【0042】すなわちトランスファゲートN4とPMOSトランジスタP4とインバータ回路3とからなるレベル変換回路を含んで構成されている。
【0043】次に動作を説明する。NAND回路1がハイレベルを出力する場合は、NAND回路1の入力端IN1〜IN3のうちの少なくとも1つがロウレベルになるとNAND回路1はハイレベルを節点Aを介してトランスファゲートN4へ出力する。
【0044】トランスファゲートN4はゲート電極にVCCが供給されているから動作中は常時導通状態にあり、入力されたハイレベルを節点Bへ伝達する。このとき、節点Bの電位はトランスファゲートN4は導通抵抗が大きいので節点Bの電位がロウレベルからハイレベルへの遷移速度は遅くなり、トランスファゲートN4のしきい値電圧VTN4 分だけ低い電位(VCC−VTN4 )のハイレベルに向って上昇を始める。
【0045】一方、節点Aのハイレベルはインバータ回路3において反転されてロウレベルとなり、PMOSトランジスタP4のゲート電極に供給されてPMOSトランジスタP4は導通状態になり、先に電位(VCC−VTN4 )のハイレベルに上昇を始めた節点Bの電位を端子Vppの電圧VPPまで急速にプルアップする。
【0046】このプルアップされたVPPレベルのハイレベルが後段のインバータ回路2で反転されてロウレベルとなり出力端子OUTへ出力される。
【0047】すなわち、節点Aおよび節点Bにおける伝達電位の遷移状態を波形で示した図2を参照すると、節点AおよびBは時間t1でロウレベルからハイレベルへそれぞれ上昇し始め、時間t2で節点AがVCCレベルに達する。節点Bは時間t3までは従来と同様にトランスファゲートN4の導通抵抗と節点Bの寄生容量との積分時間で決る速度で上昇する。
【0048】時間t3〜t4間で、インバータ回路3の出力反転動作およびその反転されたロウレベルによりPMOSトランジスタP4が導通状態へ変化するので節点Bの電位は急速に上昇し、時間t4でVPPレベルにプルアップされる。
【0049】よって、一点鎖線で示した節点Bにおける従来の遷移時間波形のVPPレベル到達時間t5に対し、時間(t5−t4)だけ伝達速度が速くなる。
【0050】NAND回路1がロウレベルを出力する場合は、NAND回路1の入力端IN1〜IN3の全てがハイレベルになるとNAND回路1はハイレベルからロウレベルへ遷移し、このロウレベルを節点Aを介してトランスファゲートN4へ出力する。トランスファゲートN4は、ゲート電極にVCCが供給されているから導通状態であり、入力されたロウレベルを節点Bへ伝達する。
【0051】このとき、トランスファゲートN4の導通抵抗が大きいので節点Bの電位がハイレベルからロウレベルへ遷移する速度は遅くなり、VPPレベルのハイレベルからロウレベルへ向って低下し始める。
【0052】一方、節点Aのロウレベルはインバータ回路3において反転されてハイレベルとなり、PMOSトランジスタP4のゲート電極に供給される。PMOSトランジスタP4は非導通状態になるので、先にロウレベルに低下を始めた節点Bの電位を接地電位まで急速にプルダウンする。
【0053】このプルダウンされたVPPレベルのロウレベルが後段のインバータ回路2で反転されてハイレベルとなり出力端子OUTへ出力される。
【0054】節点Aおよび節点Bにおける伝達電位の遷移状態を波形で示した図2を再び参照すると、節点AおよびBは時間t6でハイレベルからロウレベルへそれぞれ低下し始め、時間t8で節点Aが接地電位に達する。
【0055】節点Bは時間t7までは従来と同様にトランスファゲートN4の導通抵抗と節点Bの寄生容量との積分時間による速度で低下する。
【0056】時間t7〜t9間で、インバータ回路3の出力反転動作およびその反転されたハイレベルによりPMOSトランジスタP4が非導通状態へ変化するので、節点Bの電位はトランスファゲートN4を介してNAND回路1の接地電位へ急速に低下していき、時間t10で接地電位にプルダウンされる。
【0057】よって、一点鎖線で示した従来の遷移時間波形の接地電位への到達時間t11に対し、時間(t11−t10)だけ伝達速度が速くなる。
【0058】次に第2の実施例を説明する。第2の実施例の回路図を示した図3を参照すると、第1の実施例との相違点は、端子VppとPMOSトランジスタP4との間にさらにPMOSトランジスタP7を挿入し、そのゲート電極にこのトランジスタを導通非導通にする制御信号CNTを供給したことである。それ以外の構成は第1の実施例と同様であるから構成の説明は省略する。
【0059】このPMOSトランジスタP7は、所定の時間ハイレベルになる制御信号CNTを与えることによって貫通電流I2を遮断する機能を有する。
【0060】すなわち、図2を再び参照すると、NAND回路1がハイレベルからロウレベルへ遷移するときに、節点AおよびBは時間t6でハイレベルからロウレベルへそれぞれ低下し始め、時間t8で節点Aが接地電位に達する。節点Bは時間t7までは従来と同様にトランスファゲートN4の導通抵抗と節点Bの寄生容量との積分時間による速度で低下するので、インバータ回路3の出力反転動作およびその反転されたハイレベルによりPMOSトランジスタP4が導通状態から非導通状態へ変化するまでの時間t7〜t9間は、PMOSトランジスタP4が導通状態でNAND回路1の出力はロウレベルになっているからそのNMOSトランジスタN1〜N3は導通状態にある。したがって、この時間t7〜t9間は過渡的に、端子Vcc→PMOSトラジスタP7→PMOSトラジスタP4→トランスファゲートN4→NMOSトランジスタN1〜N3→接地電位の経路で貫通電流I2が流れることになる。
【0061】この過渡的な貫通電流は第1の実施例を示した図1においても同様であり、点線I1の経路で流れる。したって、この貫通電流が軽減するように遮断するためには、制御信号CNTが少なくとも時間t7〜t9の間ハイレベルになるようにシステム内であらかじめ生成し、時間t7のタイミングで供給する。
【0062】例えば、EPROMに適用する場合は、書き込みモードで端子Vppを12Vにしたとき、PMOSトランジスタP7のゲート電極に制御信号CNTのハイレベルとして少なくとも駆動電圧(VPP−PMOSトランジスタP7のしきい値電圧VTP7 )で10V程度を時間t7〜t9の間供給する。
【0063】上述した構成を用いることにより、NAND回路1のNMOSトランジスタを介して流れる貫通電流を軽減し、消費電流を少なくすることが出来る。
【0064】第3の実施例の回路図を示した図4を参照すると、第2の実施例との相違点は、第2の実施例が貫通電流遮断用のPMOSトランジスタP7を端子VppとPMOSトランジスタP4との間に挿入したのに対し、PMOSトランジスタP4と節点Bとの間に貫通電流遮断用のPMOSトランジスタP7を挿入し、インバータ回路2の電源端子をVpp端子に接続したことである。それ以外の構成は第2の実施例と同様であるから構成の説明は省略する。
【0065】このPMOSトランジスタP7は、第2の実施例同様に所定の時間ハイレベルになる制御信号CNTを与えることによって貫通電流を遮断する機能を有する。
【0066】このときのハイレベルは少なくとも駆動電圧として(VPP−PMOSトランジスタP4のしきい値電圧VTP4 −PMOSトランジスタP7のしきい値電圧VTP7 )が必要である。
【0067】すなわち、インバータ回路3の出力反転動作およびその反転されたハイレベルによりPMOSトランジスタP4が導通状態から非導通状態へ変化するまでの時間t7〜t9間は、端子Vcc→PMOSトラジスタP4→PMOSトラジスタP7→トランスファゲートN4→NMOSトランジスタN1〜N3→接地電位の経路で貫通電流I3が流れることになるので、NAND回路1のNMOSトランジスタを介して流れる貫通電流I3を軽減し、消費電流を少なくすることが出来る。
【0068】なお、上述の各実施例の説明では、端子VppにはVCCよりも高電圧のVPPを供給する例で説明したが、例えばEPROMにおいては書き込み時にのみ高電圧が供給され、それ以外のときはVCCが供給されるが、そのときも同様な動作で機能する。ただしレベル変換ではなく単なる信号伝達動作になることは明らかである。その場合の本実施例の回路動作の説明は、そのいずれの場合においても上述の説明でVPPをVCCに読み変えれば同様に理解するこどが出来るので省略する。
【0069】
【発明の効果】以上説明したように、本発明の半導体装置は、前段の論理回路出力を次段の論理回路に伝達するトランスファゲートを有し、このトランスファゲート出力端に接続される次段の論理回路入力端を第2の電源電位にプルアップしてレベル変換するときに、前段の論理回路の出力データに応答して次段の論理回路入力端を第2の電源電位にプルアップするレベル変換手段を備えるので、導通抵抗が大きく信号遅延が大きいトランスファゲートの出力端の信号を制御信号に用いていた従来のレベル変換手段に比べて、そのトランジスタサイズを大きくして導通抵抗を軽減することなく信号遅延を回避出来るので、回路面積を増大させる必要がない。また、プルアップ用のトランジスタとプルアップ電源電位との間またはプルアップ用のトランジスタと次段の論理回路入力端との間に貫通電流遮断用のトランジスタを挿入するので、プルアップ用トランシスタからトラランスファゲートを介して前段の論理回路の接地電位に過渡的に流れる貫通電流を遮断することが出来、消費電流を軽減する効果も有する。




 

 


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