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発明の名称 不揮発性半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−7380
公開日 平成9年(1997)1月10日
出願番号 特願平7−152894
出願日 平成7年(1995)6月20日
代理人 【弁理士】
【氏名又は名称】京本 直樹 (外2名)
発明者 近藤 伊知良 / 田中 伸幸
要約 目的
過消去判別動作を含む消去完了までの時間を短縮する。

構成
行デコーダ2を、ワード線WL1〜WLm全てが選択できる回路とする。ワード線電圧発生回路3を、各種動作時の各種電圧を発生する回路とする。列デコーダ4を、ディジット線DL1〜DLn全を選択,非選択とすることができる回路とする。消去パルス印加動作は、全ワード線を選択して正の第1の電圧を供給し、全ディジット線を非選択としてソース線に消去用電圧Vsを印加し、全メモリセルトランジスタMC11〜MCmnに対し、ソース・基板間のなだれ降伏によるホットキャリアを浮遊ゲートに注入し一括消去を行う。過消去判別動作は、全ワード線を選択して正の第2の電圧を供給し、全ディジット線を選択してセンス増幅器8で判別する。
特許請求の範囲
【請求項1】 行方向,列方向にマトリクス状に配置され電気的にデータの消去及び書込みが可能な複数のメモリセルトランジスタと、これら複数のメモリセルトランジスタの各行それぞれと対応して設けられ対応する行のメモリセルトランジスタそれぞれの制御ゲートと接続する複数のワード線と、前記複数のメモリセルトランジスタの各列それぞれと対応して設けられ対応する列のメモリセルトランジスタそれぞれのドレインと接続する複数のディジット線と、前記複数のメモリセルトランジスタそれぞれのソースと接続するソース線と、消去パルス印加動作時の第1の電圧及び過消去判別動作時の第2の電圧を含む各種動作時と対応する各種電圧を発生するワード線電圧発生回路と、前記消去パルス印加動作時及び過消去判別動作時には前記複数のワード線全てを選択して前記ワード線電圧発生回路からの第1及び第2の電圧を供給し通常の読出し,書込み動作時には外部からの行アドレス信号に従って前記複数のワード線のうちの所定のワード線を選択して前記ワード線電圧発生回路からの対応する電圧を供給する行デコーダと、前記消去パルス印加動作時には所定の電圧の消去パルスを発生して前記ソース線に供給し前記消去パルス印加動作時以外には前記ソース線を接地電位とするソース電位供給回路と、前記消去パルス印加動作時には前記複数のディジット線全てを非選択,フローティング状態とし前記過消去判別動作時には前記複数のディジット線全てを選択し通常の読出し,書込み動作時には外部からの列アドレス信号に従って前記複数のディジット線のうちの所定のディジット線を選択するディジット線選択回路と、前記過消去判別動作時及び通常の読出し動作時に前記複数のディジット線のうちの選択されたディジット線の信号レベルを判別するセンス増幅器と、前記通常の書込み動作時に前記複数のディジット線のうちの選択されたディジット線に所定の電圧を供給する書込回路とを有することを特徴とする不揮発性半導体記憶装置。
【請求項2】 複数のメモリセルトランジスタそれぞれが、浮遊ゲートを有するNチャネル型の電界効果トランジスタで形成されて基板を接地電位点と接続し、消去パルス印加動作時には、前記複数のメモリセルトランジスタ全ての制御ゲートに正の第1の電圧、ソースには消去パルスをそれぞれ印加してソース・基板間のなだれ降伏によるホットキャリアを前記浮遊ゲートに注入してこれら複数のメモリセルトランジスタ全てのデータを一括消去し、この一括消去後の過消去判別動作時に、前記複数のメモリセルトランジスタ全ての制御ゲートに正の第2の電圧を印加すると共に複数のディジット線全てを選択してセンス増幅器によりこれら複数のディジット線に流れる全電流のレベルを判別して過消去状態のメモリセルトランジスタがあるか否かを一括判別するようにした請求項1記載の不揮発性半導体記憶装置。
【請求項3】 供給される電源電圧が、通常の電源電圧及びこの通常の電源電圧より高い高電圧用の電源電圧とから成り、ワード線電圧発生回路及び書込回路内の各種電圧を発生する回路が、前記高電圧用の電源電圧供給端と接地電位点との間に直列接続された第1及び第2の抵抗と、ゲートを前記第1及び第2の抵抗の直列接続点と接続しドレインを前記高電圧用の電源電圧供給及び接地電位点のうちの高電位側と接続するNチャネル型の第1のトランジスタと、ドレインを前記第1のトランジスタのソースと接続しソースを前記各種電圧の出力端と接続しゲートに第1の基準電圧を受けるNチャネル型の第2のトランジスタと、ドレインを前記高電圧用の電源電圧供給端及び接地電位点のうちの低電位側と接続しソースを前記各種電圧の出力端と接続しゲートに第2の基準電圧を受けるPチャネル型の第3のトランジスタとを備えて構成された請求項1記載の不揮発性半導体記憶装置。
【請求項4】 第2のトランジスタのドレインを高電圧用の電源電圧供給端及び接地電位点のうちの高電位側に直接接続し、第3のトランジスタのドレインと前記高電圧用の電源電圧供給端及び接地電位点のうちの低電位側との間を切り離し、第1のトランジスタを、ソースを前記第3のトランジスタのドレインと接続しドレインを前記高電圧用の電源電圧供給端及び接地電位点のうちの低電位側と接続しゲートを第1及び第2の抵抗の直列接続点と接続するPチャネル型とした請求項4記載の不揮発性半導体記憶装置。
【請求項5】 複数のディジット線それぞれの信号全てのOR演算を行うOR回路と、メモリセルトランジスタのオン抵抗より十分大きい抵抗値のプルアップ用の抵抗を備え選択されたディジット線にこの抵抗を通して通常の電源電圧を供給するプルアップ回路とを含み、消去パルス印加動作後に、1本のワード線を選択して第3の電圧を供給しかつ前記複数のディジット線全てを選択して前記プルアップ回路を接続すると共にこれら複数のディジット線からセンス増幅器を切り離し、前記OR回路の出力信号により、前記1本のワード線と接続するメモリセルトランジスタが消去状態にあるが否かを一括判定する消去状態判定手段を設けた請求項1記載の不揮発性半導体記憶装置。
【請求項6】 行デコーダ及びディジット線選択回路それぞれが、複数のワード線及び複数のディジット線のうちの奇数番目のみ全て及び偶数番目のみ全てを選択する奇偶選択手段を含み、選択されたディジット線の信号全てのOR演算を行うOR回路と、メモリセルトランジスタのオン抵抗より十分大きい抵抗値のプルアップ用の抵抗を備え選択されたディジット線にこの抵抗を通して通常の電源電圧を供給するプリアップ回路とを設け、複数のメモリセルトランジスタそれぞれを隣接するものどうしが互い異なるように消去状態,書込み状態として市松模様のデータパターンとし、読出し動作時、奇数番目全てのワード線を選択してこれらワード線と接続する書込み状態のメモリセルトランジスタの全電流、及び偶数番目全てのワード線を選択してこれらワード線と接続する書込み状態のメモリセルトランジスタの全電流をセンス増幅器により一括検出,判別し、ワード線を1本ずつ選択してそのワード線と接続する消去状態のメモリセルトランジスタそれぞれと対応するディジット線の信号レベルを前記OR回路により一括判別するようにした請求項1記載の不揮発性半導体記憶装置。
【請求項7】 OR回路が、複数のディジット線それぞれと接地電位点との間に接続されプルアップ用の抵抗より十分大きい抵抗値の複数のプルダウン用の抵抗と、前記複数のディジット線全ての信号のOR演算を行うORゲートとを備えて構成された請求項6記載の不揮発性半導体記憶装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は不揮発性半導体記憶装置に関し、特に電気的にデータの消去及び書込みが可能な複数のメモリセルトランジスタを配列したフラッシュ型の不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】浮遊ゲートを有する電界効果トランジスタなどのような、電気的にしきい値電圧を設定してデータの消去,書込みが可能な電界効果トランジスタでメモリセルを形成し(以下、メモリセルトランジスタという)、このメモリセルトランジスタを複数個、行方向,列方向に配置した不揮発性半導体記憶装置においては、データが電気的に一括消去でき、フラッシュメモリとして注目されている。
【0003】このようなフラッシュ型の不揮発性半導体記憶装置では、データの一括消去は、通常、全メモリセルトランジスタの制御ゲートを接地電位、ドレインをフローティング状態としてソースに高電圧を印加し、ソース・制御ゲート間電界によるトンネル効果により浮遊ゲートから電子を引き抜くことによりしきい値電圧を低くする。
【0004】このような一括消去のための消去パルス印加動作を行った場合、ソースに高電圧を印加する時間が長くなったり、この時間が適正であっても、ゲート絶縁膜の膜厚のばらつき、微小欠陥、浮遊ゲートの粒界の大きさのばらつきなどにより、しきい値電圧が低くなり、ワード線、すなわち制御ゲートが接地電位の非選択レベルであってもオンセル状態となってしまう過消去状態のものが発生しやすい。このような場合、過消去状態のメモリセルトランジスタが接続されたディジット線には常にオンセル電流が流れ、正常なデータの読出しができなくなる。
【0005】そこで、消去パルス印加後には、過消去状態のメモリセルトランジスタが存在するか否かを判別するのが一般的である。過消去状態の判別を通常のデータの読出し回路で行っていたのでは時間がかかりすぎるので、消去パルス印加後、一括読出しを行って過消去状態のメモリセルが存在するか否か判別するようにした例もある(例えば特開平4−222994号公報参照)。
【0006】一括消去パルス印加後、一括読出しを行い過消去状態の判別を行う従来の不揮発性半導体記憶装置の一例(第1の例)を図5に示す。
【0007】この不揮発性半導体記憶装置は、浮遊ゲートを有し電気的にしきい値電圧が設定できてデータの消去及び書込みが可能な電界効果トランジスタでメモリセルを形成する複数のメモリセルトランジスタMC11x〜MCmnxを行方向,列方向にマトリクス状に配置したメモリセルアレイ1xと、複数のメモリセルトランジスタMC11x〜MCmnxの各行それぞれと対応して設けられ対応する行の各メモリセルトランジスタの制御ゲートと接続する複数のワード線WL1〜WLmと、複数のメモリセルトランジスタMC11x〜MCmnxの各列それぞれと対応して設けられ対応する列の各メモリセルトランジスタのドレインと接続する複数のディジット線DL1〜DLnと、複数のメモリセルトランジスタMC11x〜MCmnxそれぞれのソースと接続するソース線SLと、消去制御信号ERに従って消去パルス印加動作時に所定の電圧,パルス幅の消去用電圧Veをソース線SLに印加し消去パルス印加動作時以外はソース線SLを接地電位とするソース電位供給回路6と、電圧切換信号VRSに従って各種動作時のワード線供給用の電圧を発生するワード線電圧発生回路3xと、制御信号ARS,ARN、行アドレス信号ADr及びワード線電圧発生回路3xの出力電圧を受けて通常の読出し動作時には複数のワード線WL1〜WLmのうちの1本のワード線を選択して通常の電源電圧Vccレベルの選択レベルとし書込み動作時には1本のワード線を選択して電源電圧Vccより高い書込み用の電圧とし消去パルス印加動作時及び過消去判別動作時には複数のワード線WL1〜WLm全てを接地電位レベルとする行デコーダ2xと、制御信号ACS,ACN及び列アドレス信号ADcを受けて通常の読出し動作時及び書込み動作時には複数のディジット線DL1〜DLnのうちの1本を選択し消去パルス印加時には複数のディジット線DL1〜DLn全てを非選択状態,フローティング状態とし過消去判別動作時には複数のディジット線DL1〜DLn全てを選択する列デコーダ4及び列選択回路5と、通常の読出し動作時及び過消去判別動作時、選択されたディジット線に流れる電流のレベルを検知し判別するセンス増幅器8と、書込み動作時、選択されたディジット線に所定の書込み用電圧を供給する書込回路7xと、書込み動作時には書込回路7xを、その他の時はセンス増幅器8を選択されたディジット線と接続する切換回路9とを有する構成となっている。
【0008】なお、この不揮発性半導体記憶装置においては、行デコーダ2xは、行アドレス信号ADrの各ビットと対応するインバータIV21、及びNAND型の論理ゲートG21,G22と、各ワード線と対応するNAND型の論理ゲートG23x、及びトランジスタQ21,Q22とを備えて構成され、列デコーダ4は、行デコーダ2xと同様に、列アドレス信号ADcの各ビットと対応するインバータIV41、及びNAND型の論理ゲートG41,G42と、各ディジット線と対応するNAND型の論理ゲートG43、及びインバータIV42とを備えて構成される。
【0009】次に、この不揮発性半導体記憶装置の動作について、消去動作を主体に説明する。
【0010】消去動作は、まず、制御信号ARN,ACNを共に低レベルにしてワード線WL1〜WLm全てを非選択レベルの接地電位、ディジット線DL1〜DLn全てを非選択状態,フローティング状態とし、消去制御信号ERを活性化レベルにしてソース線SLに所定のパルス幅,所定の高電圧の消去用電圧Veを供給する。この結果、メモリセルトランジスタMC11x〜MCmnx全てにおいて、ソース・制御ゲート間電界によるトンネル効果により、浮遊ゲートから電子が引き抜かれ、これらメモリセルトランジスタのしきい値電圧は低くなり、消去状態となる(消去パルス印加動作)。
【0011】次に、過消去状態のメモリセルトランジスタがあるか否かを判別するために、制御信号ARN,ACSを低レベル、制御信号ACNを高レベルにしてワード線WL1〜WLm全てを非選択レベルの接地電位とすると共に、ディジット線DL1〜DLn全てを選択状態とし、これらディジット線全てを切換回路9によりセンス増幅器8と接続する。この結果、制御ゲートが接地電位レベルのメモリセルトランジスタMC11x〜MCmnx全てが選択されてセンス増幅器8に接続され、その電流レベルが判別される(過消去判別動作)。
【0012】センス増幅器8の感度は、1ビットのメモリセルトランジスタの書込み状態の“1”データ、及び消去状態の“0”データの電流レベルを判別する通常の読出し動作時の感度のままとなっているので、メモリセルトランジスタMC11x〜MCmnxのうちに1つでも過消去のものが存在するとその電流レベルを検知し、過消去状態のメモリセルトランジスタが存在することを示すレベルの信号がセンス増幅器8から出力される。
【0013】この不揮発性半導体記憶装置では、過消去状態のメモリセルトランジスタが存在すると判定されると、この過消去状態のメモリセルトランジスタを正常な消去状態に戻すために、メモリセルトランジスタMC11x〜MCmnx全てに対しトンネル効果による書込みを行い、再び前述の消去パルス印加動作及び過消去判別動作をくり返すようになっている。なお、過消去状態のものが存在しないと判定されたときは消去動作を終了する。
【0014】過消去状態のものが存在すると判定されたときの書込み動作(過消去判定後書込み動作)は、制御信号ARS,ACNを低レベル、ARNを高レベルにしてワード線WL1〜WL全てを選択状態に、ディジット線DL1〜DLn全てを非選択状態,フローティング状態とし、選択状態のワード線全てにはワード線電圧発生回路3xからの高電圧を印加する。このとき、ソース線SLは接地電位となっているので、メモリセルトランジスタMC11x〜MCmnxの制御ゲート・ソース間には高電圧が印加され、トンネル効果により浮遊ゲートに電子が注入され、これらメモリセルトランジスタのしきい値電圧が高くなり、書込みが行なわれる。
【0015】この過消去判定後書込み動作に続き消去パルス印加動作及び過消去判別動作が実行され、この過消去判別動作で過消去状態のものが存在しないと判定されたときは消去動作を終了し、存在すると判定されたときは過消去判定後書込み動作からの動作がくり返えされる。
【0016】この不揮発性半導体記憶装置では、消去パルス印加動作後の過消去判別動作、及び過消去判定後書込み動作を、メモリセルトランジスタMC11x〜MCmnx全てに対し一括して行うことができるので、消去動作にかかる時間を短縮することができる。
【0017】通常、不揮発性半導体記憶装置は、単独使用されることは少なく、多くの場合、マイクロプロセッサ等との組合せによる上位システムの中で使用される。マミクロプロセッサ等の上位システムでは、その電源電圧が用途等に応じて、例えば1.8V程度から5V程度と広範囲となっており、不揮発性半導体記憶装置も、この上位システムからの電源電圧を受けて動作するようによっている。しかしながら、書込み動作時や消去パルス印加動作時には、上記電源電圧より高い、例えば、10V,12V等の高電圧が必要であり、これら高電圧を上記電源電圧から発生するようにしたのではそのための回路が大規模になってチップ面積も増大するため、上記電源電圧(以下、通常の電源電圧という)とは別に与えられる場合が多い(以下、これを高電圧用の電源電圧という)。
【0018】不揮発性半導体記憶装置において、通常の電源電圧より高い高電圧を必要とするのは、書込み動作時に、メモリセルトランジスタの制御ゲート(ワード線)に供給する電圧(例えば10V程度)、ドレイン(ディジット線)に供給する電圧(例えば6V程度)、書込みベリファイ動作時に制御ゲートに供給する電圧(例えば通常の選択レベルより1V程度高い電圧)、消去パルス印加動作時にソース(ソース線)に供給する電圧(例えば10V)などである。
【0019】これらの高電圧は、高電圧用の電源電圧から発生し、その回路構成は、図6(A),(B)に示すような例がある(例えば、特開昭61−255048号公報,特開平5−507576号公報参照)。
【0020】図6(A)に示された回路は、一端に高電圧用の電源電圧Vppを受ける抵抗R35と、一端をこの抵抗R35の他端と接続し他端を接地電位点と接続する抵抗R36と、一端に電源電圧Vppを受ける抵抗R37と、ゲート及びドレインを抵抗R37の他端と接続しソースを抵抗R35,R36の接続点と接続し基板を接地電位点と接続するNチャネル型のトランジスタQ36と、ソース及び基板をトランジスタQ36のソースと接続するPチャネル型のトランジスタQ37と、一端をトランジスタQ37のゲート及びドレイン(第1の基準電位点)と接続し他端を接地電位点と接続する抵抗R38と、ドレインに電源電圧Vppを受けゲートをトランジスタQ36のゲート及びドレイン(第2の基準電位点)と接続しソースを電圧出力端と接続し基板を接地電位点と接続するNチャネル型のトランジスタQ38と、ソース及び基板を電圧出力端と接続しゲートをトランジスタQ37のゲート及びドレインと接続しドレインを接地電位点と接続するPチャネル型のトランジスタQ39とを備えた構成となっている。
【0021】この回路では、トランジスタQ36,Q38のしきい値電圧、またトランジスタQ37,Q39のしきい値電圧をそれぞれ等しく形成し、抵抗R37,R38の抵抗値を抵抗R35,R36の抵抗値より十分大きくすることにより、出力電圧Voを抵抗R35,R36の分圧電圧と等しくすることができ、かつ出力電流が変動しても一定の出力電圧Voが得られる。
【0022】図6(B)に示された回路は、図6(A)における抵抗R35,R35を無くした回路となっている。この回路では、出力電圧Voは抵抗R37,R38の抵抗値とトランジスタQ36,Q37のしきい値電圧で決定されるが、トランジスタのしきい値電圧は通常、製造工程で決定されるので、出力電圧Voは抵抗R37,R38により設定する。
【0023】これらの回路において、トランジスタQ38,Q39のゲートとソース,ドレイン及び基板との間に印加される電圧は、出力電圧Voが電源電圧Vppの1/2のときはVpp/2以下となるが、出力電圧VoがVpp/2以外では、Vpp/2より高い電圧が印加されることになるので、これらトランジスタQ38,Q39は高耐圧型のトランジスタが使用される。
【0024】また、不揮発性半導体記憶装置では、オール“0”(オールオンセル)データ、オール“1”(オールオフセル)データや、隣接するメモリセルトランジスタのデータが互いに異なる市松模様のデータによるビット間干渉のテストを欠かすことができない。これらのうち、オール“0”データの書き込みは一括消去状態のままであり、オール“1”データの書込みは全ワード線,全ビット線を選択してそれぞれ所定の電圧を印加すればよい。しかし、市松模様の場合には一工夫する必要があり、1ビットごとに書込んでいたのでは時間がかかりすぎるので、例えば特開平5−334900号公報に記載されているように、複数のワード線及びディジット線を1本おきに選択し、かつ選択,非選択を切換えて行うようにした例(第2の例)がある。しかし、これらのテストパターンデータの読出しは1ビットごとに行っていた。
【0025】
【発明が解決しようとする課題】上述した従来の不揮発性半導体記憶装置は、第1の例では、一括消去動作が、複数のワード線WL1〜WLm全てを非選択レベルの接地電位とし複数のディジット線DL1〜DLn全てを非選択状態,フローティング状態としてソース線SLに所定のパルス幅、所定の電圧の消去用電圧Veを印加し(消去パルス印加動作)、トンネル効果によりメモリセルトランジスタMC11x〜MCmnxの浮遊ゲートから電子を引き抜いて行う構成となっているので、消去用電圧Veの印加時間やゲート絶縁膜等の製造工程上のばらつきにより、過消去状態になるメモリセルトランジスタの発生する割合が高くなり、消去パルス印加動作に続いて、全メモリセルトランジスタに対し一括過消去判別動作を行い、過消去状態のものが存在すると判定されると、全メモリセルトランジスタに対し一括してトンネル効果による書込みを行い、消去パルス印加動作,一括過消去判別動作を行う、という動作をくり返すため、消去完了までの時間が長くなるという欠点がある。
【0026】また、各種動作時にワード線やディジット線に供給する電圧は、上位システムとの適合性を考慮して高電圧用の電源電圧Vppから発生するようになっており、電源電圧Vpp供給端と接地電位点との間にNチャネル型及びPチャネル型のトランジスタを直列接続しこれらトランジスタのゲートには出力電圧Voに対しこれらトランジスタのしきい値電圧程度加算又は減算した基準電圧が印加される構成となっているので、出力電圧VoがVpp/2以外の場合には、これらトランジスタのゲートとソース,ドレイン及び基板との間にVpp/2より高い電圧が印加されるため、これらトランジスタを高耐圧用とする必要があるという問題点がある。
【0027】また、第2の例では、市松模様のテスト用のデータパターンを書込むため、複数のワード線及びディジット線を1本おきに選択し、かつ選択,非選択を切換える構成となっているので、データパターンの書込み時間は短縮されるものの、このデータパターンの読出し、確認は1ビットごととなるため、読出しを含む全テスト時間が長くなるという問題点がある。またオール“0”データ,オール“1”データについても同様の問題点がある。
【0028】本発明の第1の目的は、消去完了までの時間を短縮することができる不揮発性半導体記憶装置を提供することにあり、第2の目的は、高電圧用の電源電圧から各種動作時の電圧を発生する回路に高耐圧用のトランジスタを使用しなくて済むようにした不揮発性半導体記憶装置を提供することにあり、第3の目的は、市松模様等のテストパターンによる読出し動作を含む全テスト時間を短縮することができる不揮発性半導体記憶装置を提供することにある。
【0029】
【課題を解決するための手段】本発明の不揮発性半導体記憶装置は、行方向,列方向にマトリクス状に配置され電気的にデータの消去及び書込みが可能な複数のメモリセルトランジスタと、これら複数のメモリセルトランジスタの各行それぞれと対応して設けられ対応する行のメモリセルトランジスタそれぞれの制御ゲートと接続する複数のワード線と、前記複数のメモリセルトランジスタの各列それぞれと対応して設けられ対応する列のメモリセルトランジスタそれぞれのドレインと接続する複数のディジット線と、前記複数のメモリセルトランジスタそれぞれのソースと接続するソース線と、消去パルス印加動作時の第1の電圧及び過消去判別動作時の第2の電圧を含む各種動作時と対応する各種電圧を発生するワード線電圧発生回路と、前記消去パルス印加動作時及び過消去判別動作時には前記複数のワード線全てを選択して前記ワード線電圧発生回路からの第1及び第2の電圧を供給し通常の読出し,書込み動作時には外部からの行アドレス信号に従って前記複数のワード線のうちの所定のワード線を選択して前記ワード線電圧発生回路からの対応する電圧を供給する行デコーダと、前記消去パルス印加動作時には所定の電圧の消去パルスを発生して前記ソース線に供給し前記消去パルス印加動作時以外には前記ソース線を接地電位とするソース電位供給回路と、前記消去パルス印加動作時には前記複数のディジット線全てを非選択,フローティング状態とし前記過消去判別動作時には前記複数のディジット線全てを選択し通常の読出し,書込み動作時には外部からの列アドレス信号に従って前記複数のディジット線のうちの所定のディジット線を選択するディジット線選択回路と、前記過消去判別動作時及び通常の読出し動作時に前記複数のディジット線のうちの選択されたディジット線の信号レベルを判別するセンス増幅器と、前記通常の書込み動作時に前記複数のディジット線のうちの選択されたディジット線に所定の電圧を供給する書込回路とを有している。
【0030】また、複数のメモリセルトランジスタそれぞれが、浮遊ゲートを有するNチャネル型の電界効果トランジスタで形成されて基板を接地電位点と接続し、消去パルス印加動作時には、前記複数のメモリセルトランジスタ全ての制御ゲートに正の第1の電圧、ソースには消去パルスをそれぞれ印加してソース・基板間のなだれ降伏によるホットキャリアを前記浮遊ゲートに注入してこれら複数のメモリセルトランジスタ全てのデータを一括消去し、この一括消去後の過消去判別動作時に、前記複数のメモリセルトランジスタ全ての制御ゲートに正の第2の電圧を印加すると共に複数のディジット線全てを選択してセンス増幅器によりこれら複数のディジット線に流れる全電流のレベルを判別して過消去状態のメモリセルトランジスタがあるか否かを一括判別するようにして構成される。
【0031】また、供給される電源電圧が、通常の電源電圧及びこの通常の電源電圧より高い高電圧用の電源電圧とから成り、ワード線電圧発生回路及び書込回路内の各種電圧を発生する回路が、前記高電圧用の電源電圧供給端と接地電位点との間に直列接続された第1及び第2の抵抗と、ゲートを前記第1及び第2の抵抗の直列接続点と接続しドレインを前記高電圧用の電源電圧供給及び接地電位点のうちの高電位側と接続するNチャネル型の第1のトランジスタと、ドレインを前記第1のトランジスタのソースと接続しソースを前記各種電圧の出力端と接続しゲートに第1の基準電圧を受けるNチャネル型の第2のトランジスタと、ドレインを前記高電圧用の電源電圧供給端及び接地電位点のうちの低電位側と接続しソースを前記各種電圧の出力端と接続しゲートに第2の基準電圧を受けるPチャネル型の第3のトランジスタとを備えて構成され、更に、第2のトランジスタのドレインを高電圧用の電源電圧供給端及び接地電位点のうちの高電位側に直接接続し、第3のトランジスタのドレインと前記高電圧用の電源電圧供給端及び接地電位点のうちの低電位側との間を切り離し、第1のトランジスタを、ソースを前記第3のトランジスタのドレインと接続しドレインを前記高電圧用の電源電圧供給端及び接地電位点のうちの低電位側と接続しゲートを第1及び第2の抵抗の直列接続点と接続するPチャネル型として構成される。
【0032】また、複数のディジット線それぞれの信号全てのOR演算を行うOR回路と、メモリセルトランジスタのオン抵抗より十分大きい抵抗値のプルアップ用の抵抗を備え選択されたディジット線にこの抵抗を通して通常の電源電圧を供給するプルアップ回路とを含み、消去パルス印加動作後に、1本のワード線を選択して第3の電圧を供給しかつ前記複数のディジット線全てを選択して前記プルアップ回路を接続すると共にこれら複数のディジット線からセンス増幅器を切り離し、前記OR回路の出力信号により、前記1本のワード線と接続するメモリセルトランジスタが消去状態にあるが否かを一括判定する消去状態判定手段を設けて構成される。
【0033】また、行デコーダ及びディジット線選択回路それぞれが、複数のワード線及び複数のディジット線のうちの奇数番目のみ全て及び偶数番目のみ全てを選択する奇偶選択手段を含み、選択されたディジット線の信号全てのOR演算を行うOR回路と、メモリセルトランジスタのオン抵抗より十分大きい抵抗値のプルアップ用の抵抗を備え選択されたディジット線にこの抵抗を通して通常の電源電圧を供給するプリアップ回路とを設け、複数のメモリセルトランジスタそれぞれを隣接するものどうしが互い異なるように消去状態,書込み状態として市松模様のデータパターンとし、読出し動作時、奇数番目全てのワード線を選択してこれらワード線と接続する書込み状態のメモリセルトランジスタの全電流、及び偶数番目全てのワード線を選択してこれらワード線と接続する書込み状態のメモリセルトランジスタの全電流をセンス増幅器により一括検出,判別し、ワード線を1本ずつ選択してそのワード線と接続する消去状態のメモリセルトランジスタそれぞれと対応するディジット線の信号レベルを前記OR回路により一括判別するようにし、更に、OR回路が、複数のディジット線それぞれと接地電位点との間に接続されプルアップ用の抵抗より十分大きい抵抗値の複数のプルダウン用の抵抗と、前記複数のディジット線全ての信号のOR演算を行うORゲートとを備えて構成される。
【0034】
【実施例】次に本発明の実施例について図面を参照して説明する。
【0035】図1は本発明の第1の実施例を示す回路図である。
【0036】この実施例は、浮遊ゲートを有し電気的にしきい値電圧が設定できてデータの消去及び書込みが可能な電界効果トランジスタでメモリセルを形成する複数のメモリセルトランジスタMC11〜MCmnを行方向,列方向にマトリクス状に配置したメモリセルアレイ1と、複数のメモリセルトランジスタMC11〜MCmnの各行それぞれと対応して設けられ対応する行のメモリセルトランジスタそれぞれの制御ゲートと接続する複数のワード線WL1〜WLmと、複数のメモリセルトランジスタMC11〜MCmnの各列それぞれと対応して設けられ対応する列のメモリセルトランジスタそれぞれのドレインと接続する複数のディジット線DL1〜DLnと、複数のメモリセルトランジスタMC11〜MCmnそれぞれのソースと接続するソース線SLと、電圧切換信号VRSに従って消去パルス印加動作時の第1の電圧及び過消去判別動作時の第2の電圧を含む各種動作時と対応する各種電圧を発生するワード線電圧発生回路3と、制御信号ARS及び行アドレス信号ADrに従って消去パルス印加動作時及び過消去判別動作時には複数のワード線WL1〜WLm全てを選択してワード線電圧発生回路3からの第1及び第2の電圧を供給し、通常の読出し,書込み動作時には行アドレス信号ADrの指定する1本のワード線を選択してワード線電圧発生回路3からの対応する電圧を供給する行デコーダ2と、消去制御信号ERに従って消去パルス印加動作時に所定の電圧,所定のパルス幅の消去用電圧Vsをソース線SLに供給し消去パルス印加動作時以外はソース線SLを接地電位とするソース電位供給回路6と、制御信号ACS,ACN及び列アドレス信号ADcに従って消去パルス印加動作時には複数のディジット線DL1〜DLn全てを非選択状態,フローティング状態とし過消去判別動作時には複数のディジット線DL1〜DLn全てを選択し通常の読出し動作時及び書込み動作時には列アドレス信号ADcの指定する1本のディジット線を選択する列デコーダ4及び列選択回路5と、過消去判別動作時及び通常の読出し動作時、選択されたディジット線の電流レベルを検出して判別するセンス増幅器8と、通常の書込み動作時に選択されたディジット線に所定の電圧を供給する書込回路7と、書込制御信号Wに従って通常の書込み動作時に書込回路7を選択されたディジット線と接続し書込み動作時以外はセンス増幅器8を列選択回路5と接続する切換回路9とを有する構成となっている。
【0037】なお、この実施例においては、行デコーダ2は、行アドレス信号ADrの各ビットと対応するインバータIV21、及びNAND型の論理ゲートG21,G22と、各ワード線と対応するNAND型の論理ゲートG23、及びトランジスタQ21,Q22と備えて構成され、図5に示された従来例の行デコーダ2xと相違する点は、従来例では論理ゲートG23xに制御信号ARNが入力されているのに対し、この実施例では論理ゲートG23に制御信号ARNが入力されていない点であり、列デコーダ4及び列選択回路5は従来例と同一構成となっている。
【0038】また、この実施例においては、メモリセルトランジスタMC11〜MCmnは浮遊ゲートを有するNチャネル型の電界効果とトランジスタで形成されてその基板が接地電位となっているが、消去パルス印加動作時には、制御信号ARS,ACNを低レベルにして複数のメモリセルトランジスタMC11〜MCmn全ての制御ゲート、すなわちワード線WL1〜WLm全てに正の第1の電圧(例えば、通常の電源電圧を3.3Vとしたとき、1V程度)、ソース(ソース線SL)には消去用電圧Vs(例えば10V)をそれぞれ印加してソース・基板間のなだれ降伏によるホットキャリアを浮遊ゲートに注入してこれらメモリセルトランジスタMC11〜MCmn全てを一括消去するようになっている。
【0039】このような消去パルス印加動作により、メモリセルトランジスタMC11〜MCmnのしきい値電圧は、消去前のしきい値電圧に影響されることなく、第1の電圧に依存して所定の一定値に収束し、過消去状態になるのを防止することができる。過消去状態になるのは、むしろ何らかの欠陥があるものとも考えられ、従って、消去パルス印加動作及びその後の過消去判別動作を1回で済ませることができる。
【0040】過消去判別動作は、制御信号ARS,ACSを低レベル、制御信号ACNを高レベルにしてワード線WL1〜WLm全てを選択状態としてワード線電圧発生回路3から正の第2の電圧(例えば、第1の電圧よりわずかに低い電圧)を供給し、ディジット線DL1〜DLn全てを選択して切換回路9によりセンス増幅器8と接続する。従って、メモリセルトランジスタMC11〜MCmn全てが選択されてセンス増幅器8によりその全電流レベルが検出,判別される。
【0041】センス増幅器8の感度は、1ビットのメモリセルトランジスタの“1”,“0”データの電流レベルを判別する通常の読出し動作時の感度のままであるので、メモリセルトランジスタMC11〜MCmnのうちに1つでも過消去状態のものが存在するとその電流レベルを検出し、過消去状態のものがある、と判定される。
【0042】この実施例では、前述したように、消去パルス印加動作及びその後の過消去判別動作が1回で済み、しかもこれら動作は全メモリセルトランジスタに対して一括して行うことができるので、消去完了までの時間を短縮することができる。
【0043】また、この実施例において、ワード線電圧発生回路3及び書込回路7は、上位システムとの電源電圧の適合性を考慮し、高電圧用の電源電圧Vppから、ワード線及びディジット線に供給する各種電圧を発生するようになっている。
【0044】高電圧用の電源電圧Vppから各種電圧を発生する回路の具体例を図2(A),(B)に示す。図2(A)に示された回路は、電源電圧Vppの1/2より低い電圧、例えば、通常の電源電圧(Vcc)が3.3V程度以下のときの各種電圧を発生する場合に使用され、図2(B)に示された回路は、電源電圧Vppの1/2より高い電圧、例えば通常の電源電圧(Vcc)が5V程のときの書込み動作時のドレイン電圧等を発生する場合に使用される。
【0045】図2(A)に示された回路は、一端に電源電圧Vppを受ける抵抗R31と、ゲート及びドレインを抵抗R31の他端を接続し基板を接地電位点と接続するNチャネル型のトランジスタQ31と、ソース及び基板をトランジスタQ31のソースと接続するPチャネル型のトランジスタQ32と、一端をトランジスタQ32のゲート及びドレインと接続し他端を接地電位点と接続する抵抗R32と、一端に電源電圧Vppを受ける抵抗R33と、一端を抵抗R33の他端と接続し他端を接地電位点と接続する抵抗R34と、ドレインに電源電圧Vppを受けゲートを抵抗R33,R34の接続点と接続し基板を接地電位点と接続するNチャネル型のトランジスタQ33と、ドレインをトランジスタQ33のソースと接続しゲートをランジスタQ31のゲート及びドレイン(第1の基準電位点)と接続しソースを電圧出力端と接続し基板を接地電位点と接続するNチャネル型のトランジスタQ34と、ソース及び基板を電圧出力端と接続しゲートをトランジスタQ32のゲート及びドレイン(第2の基準電位点)と接続しドレインを接地電位点と接続するPチャネル型のトランジスタQ35とを備えて構成される。
【0046】この回路において、出力電圧Voは、図6(B)に示された回路と同様に、抵抗R31,R32によって決定される。また、抵抗R33,R34及びトランジスタQ33によってトランジスタQ34,Q35のドレイン間電圧(V5)を低くすることができ、例えば、出力電圧Voが0V付近であっても、この電圧をVpp/2程度にすることにより、トランジスタQ33〜Q35のゲートとソース,ドレイン及び基板との間の電圧をVpp/2以下に抑えることができ(基板のゲート絶縁膜直下の電位は、ソース・ドレイン間に電流が流れているのでソース電位とドレイン電位の間の電位となっている)、従ってこれらトランジスタを高耐圧型としなくて済む。
【0047】図2(B)に示された回路は、トランジスタQ34,Q35のドレイン間電圧を低下させるトランジスタQ33aを、トランジスタQ35のドレインと接地電位点との間に設けたものである。この回路では、例えば出力電圧VoがVpp付近であっても、抵抗R33,R34及びトランジスタQ33aによってトランジスタQ34,Q35のドレイン間電圧をVpp/2程度にし、トランジスタQ33a,Q34,Q35のゲートとソース,ドレイン及び基板との間の電圧をVpp/2以下に抑えることができ、これらトランジスタを高耐圧型としなくて済む。
【0048】図3は本発明の第2の実施例を示す回路図である。
【0049】2の実施例が、図1に示された第1の実施例と相違する点は、メモリセルトランジスタの“0”データ書込み時(オンセル状態)の抵抗値より十分大きい値の抵抗R10を備えオール“0”データ読出しテスト動作時に、選択されたディジット線を通常の電源電圧Vcc方向にプルアップするプルアップ回路10と、ORゲートG11を備えディジット線DL1〜DLnの信号全てのOR演算を行うOR回路11とを設け、切換回路9aを書込回路7,センス増幅器8及びプルアップ回路10のうちの1つを各種動作に応じて選択し列選択回路5と接続する回路とした点にある。
【0050】次にこの実施例の動作について、データ読出し動作を主体に説明する。
【0051】オール“0”データは、メモリセルトランジスタMS11〜MCmn全てがオン状態、すなわち一括消去状態のままとなっている。このオール“0”データの読出しは、制御信号ARS,ACNを高レベル、制御信号ACSを低レベルにし、ディジット線DL1〜DLn全てを選択して切換回路9aによりプルアップ回路10を接続し、行アドレス信号ADrに従ってワード線WL1〜WLmのうちの1本を選択してワード線電圧発生回路3からオンセル判定用の電圧(例えば、通常の読出し動作時におけるワード線の選択レベルを通常の電源電圧Vccレベルとしたとき、このレベルと同等かわずかに低い電圧)を供給する。
【0052】この結果、選択された1本のワード線(例えばWL1)と接続するメモリセルトランジスタ(MC11〜MC1n)全てのドレインが対応するディジット線(DL1〜DL)を通してORゲートG11の入力端と接続され、かつ、これらディジット線(DL1〜DLn)全てにはプルアップ回路10が接続される。従って、これらメモリセルトランジスタ(MC11〜MC1n)全てに“0”データが正常に書込まれた状態(すなわち、オンセル状態,消去状態)であれば、ディジット線(DL1〜DLn)全ては接地電位レベルの低レベルとなり、ORゲートG11の出力信号は低レベルとなって、これらメモリセルトランジスタ(MC11〜MC1)の“0”データの書込み,読出しが正常であることが分る。
【0053】また、これらメモリセルトランジスタ(MC11〜MC1n)のうちに1つでもオフ状態のものがあると、対応するディジット線がプルアップ回路10により電源電圧Vccレベルにプルアップされるので、ORゲートG11の出力信号は高レベルとなって、これらメモリセルトランジスタ(MC11〜MC1n)のうちに、正常な“0”データの書込み,読出しができないものがあると判定できる。
【0054】同様の動作をワード線WL1〜WLm全てに対して行うことにより、全メモリセルトランジスタの“0”データの読出しテストを行うことができる。
【0055】この実施例においては、1本のワード線と接続する全てのメモリセルトランジスタの“0”データの読出しテストが一度にできるので、従来例のように1ビットごとにテストする場合に比べ、大幅にテスト時間を短縮することができる。
【0056】なお、消去パルス印加動作時の後には、過消去判別動作のほかに、全メモリセルトランジスタが消去状態となったとどうかの確認も必要であるが、この消去状態の確認も本実施例により上述のオール“0”データの読出しテストと同様の方法で行うことができる。
【0057】図4は本発明の第3の実施例を示す回路図である。
【0058】この実施例が図3に示された第2の実施例と相違する点は、OR回路11のORゲートの入力端それぞれと接続するディジット線DL1〜DLnと接地電位点との間に、プルアップ回路10の抵抗R10より十分大きい抵抗値をもつ抵抗R11o,R11e(oは奇数番,eは を示す、以下同じ)を接続してOR回路11aとし、行デコーダ2のワード線WL1〜WLmそれぞれと対応する論理ゲートG23に更に1入力を付加して奇数番の論理ゲートをG23o、偶数番の論理ゲートをG23eとし、論理ゲートG23oの付加された入力端には奇数番信号ODr、論理ゲートG23eの付加された入力端には偶数番信号EVrをそれぞれ入力するようにして行デコーダ2aとし、列デコーダ4のディジット線DL1〜DLnそれぞれと対応する論理ゲートG43に更に1入力付加して奇数番の論理ゲートをS43o、偶数番の論理ゲートをG43eとし、論理ゲートG43oの付加された入力端には奇数番信号ODc、論理ゲートG43eの付加された入力端には偶数番信号EVcをそれぞれ入力するようにして列デコーダ4aとした点にある。
【0059】この実施例において、市松模様のデータパターンを書込むには、まず制御信号ARS,ACNを低レベルにしてワード線WL1〜WLm全てを選択して正の第1の電圧を印加すると共にディジット線DL1〜DLn全てを非選択状態,フローティング状態としてソース線SLに消去用電圧Vsを印加し、メモリセルトランジスタMC11〜MCmn全てを、なだれ降伏によるホットキャリアを浮遊ゲートに注入して消去状態とする(オール“0”書込み)。
【0060】続いて、制御信号ARS,ACSを低レベル、制御信号ACNを高レベルにし、奇数番信号ODr,ODcを低レベル、偶数番信号EVr,EVcを高レベルにしてワード線WL1〜WLm及びディジット線DL1〜DLnのうちの偶数番目(WLe,DLe)全てを選択し、これら選択されたワード線及びディジット線に書込み用の電圧を印加し、行,列共に偶数番目のメモリセルトランジスタMCee全てに“1”データを書込む。続いて、制御信号はそのままで、奇数番信号ODr,ODcを高レベル、偶数番信号EVr,EVcを低レベルにしてワード線WL1〜WLm及びディジット線DL1〜DLnのうちの奇数番目(WLo,DLo)全てを選択し、選択されたこれらワード線及びディジット線に書込み用の電圧を印加し、行,列共に奇数番目のメモリセルトランジスタMCoo全てに“1”データを書込む。
【0061】この結果、行,列が偶数番目,偶数番目のメモリセルトランジスタMCee及び奇数番目,奇数番目のメモリセルトランジスタMCooには“1”データ、偶数番目,奇数番目のメモリセルトランジスタMCeo及び奇数番目,偶数番目のメモリセルトランジスタMCoeには“0”データが書込まれたことにより、市松模様のデータパターンが書込まれる。
【0062】次に、この市松模様のデータの読出し動作について説明する。
【0063】“1”データが書込まれたメモリセルトランジスタはオフセル状態となっているので、これらメモリセルトランジスタのデータの読出しは“1”データの書込みと同様に、まず偶数番目のワード線全て及びディジット線全てを選択し、選択されたワード線全てに通常の読出し動作時の選択レベルと同程度かわずかに高いレベルの電圧を供給し、選択されたディジット線全てをセンス増幅器8に接続して、このセンス増幅器8により、行,列共に偶数番目のメモリセルトランジスタの全電流レベルを検出,判別する。
【0064】続いて、同様にして、行,列共に奇数番目のメモリセルトランジスタの全電流レベルを検出,判別する。
【0065】続いて“0”データの読出しであるが、“0”データが書込まれたメモリセルトランジスタはオンセル状態となっているので、1本のディジット線と接続するメモリセルトランジスタの“0”データの判別は1つずつしかできない。また、センス増幅器8でも1つずつしか判別できない。
【0066】そこで本実施例では、1本のワード線と接続するメモリセルトランジスタの“0”データが同時に読出され判別できるように、プルアップ回路10及びOR回路11aが設けられている。
【0067】ワード線は1本ずつ選択して所定の読出し用の電圧、例えば通常の読出し用の選択レベルの電圧と同程度かわずかに低い電圧を与え、選択されたワード線が奇数番目なら偶数番目、偶数番目なら奇数番目のディジット線を選択して列選択回路5及び切換回路9aを通してプルアップ回路10を接続する。
【0068】この結果、選択されたディジット線と接続するメモリセルトランジスタが正常に“0”データの状態(オンセル状態)となっていればORゲートG11の入力端には接地電位レベルの低レベルが現れ、正常に“0”データの状態になっていなければ、すなわち“1”データ(オフセル)の状態であればプルアップ回路10により電源電圧Vccレベルの高レベルにプルアップされ、また、非選択状態のディジット線はプルダウン用の抵抗(R11o,R11e)によって接地電位レベルの低レベルにプルダウンされるので、ORゲートG11の出力端には、選択されたメモリセルトランジスタ全てが正常に“0”データ状態であれば低レベル、1つでも“1”データ状態のものがあれば高レベルとなって、選択されたメモリセルトランジスタ全てが“0”データ状態であるかどうかの判別ができる。
【0069】なお、上述の説明で、“1”データの書込みを行,列共、まず偶数番目に対して行い、続いて奇数番目に対して行うようにし、読出しもこれと同じ順としたが偶,奇の順が逆になってもよい。また、一括消去後、行,列の奇数番目,偶数番目(又はこの逆)に“1”データを書込み、続いて偶数番目,奇数番目(又はこの逆)に“1”データを書込むようにすれば前述の市松模様とは“1”,“0”が逆転した市松模様とすることができる。
【0070】また、この実施例では、オール“1”(オールオフセル)データの書込みも容易であり、またその読出し判別もセンス増幅器8を通して行うことができる。更にこの実施例のOR回路11aは、オール“0”データの読出し,判別にも使用できる。
【0071】このように、これら第2及び第3の実施例では、オール“0”,オール“1”及び市松模様のデータパターンが、全メモリセルトランジスタの選択、行,列の奇数番目の全て、偶数番目の全て又はこれら奇,偶の組合せ選択により同時に書込むことができ、また、読出し判別動作も、上記選択のほかに、“0”データの場合でもワード線単位で行うことができるので、データの書込み,読出しを含む全テスト時間を短縮することができる。
【0072】
【発明の効果】以上説明したように本発明は、消去パルス印加動作時に、全ワード線を選択して所定の第1の電圧を供給し、ソース線に消去パルスを印加して全メモリセルトランジスタに対し、接地電位の基板とソースとの間のなだれ降伏によるホットキャリアを浮遊ゲートに注入して一括消去し、過消去判別動作時には、全ワード線を選択して所定の第2の電圧を供給し、全ディジット線を選択して全メモリセルトランジスタの全電流をセンス増幅器により検出,判別する構成としたので、一括消去後のメモリセルトランジスタのしきい値電圧を一定値に収束できて消去パルス印加動作及び過消去判別動作を一回で済ませることができ、従って消去完了までの時間を短縮することができる効果がある。
【0073】また、各種動作時におけるワード線,ディジット線に供給する各種電圧を発生する回路を、高電圧用の電源電圧供給端と接地電位点と間に、出力用の2つのトランジスタのほかに、これら2つのトランジスタに供給される電源電圧を低くするためのトランジスタを設けたので、これらトランジスタを高耐圧型としなくて済むという効果がある。
【0074】更に、行デコーダ及び列デコーダを全ワード線,全ディジット線の選択、奇数番目全て,偶数番目全てのワード線ディジット線の選択ができるようにし、全ディジット線,奇数番目全て,偶数番目全てのディジット線の信号レベルを検出判別するOR回路及びプルアップ回路を設けたので、オール“0”,オール“1”,市松模様等のテストパターンの書込み,読出しを含む全テスト時間を短縮することができる効果がある。




 

 


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