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発明の名称 伝送速度制御装置およびそれを有するデータ通信装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−8756
公開日 平成9年(1997)1月10日
出願番号 特願平7−151519
出願日 平成7年(1995)6月19日
代理人 【弁理士】
【氏名又は名称】山口 邦夫 (外1名)
発明者 平林 光浩
要約 目的
消費電力、不要輻射電力を抑制して伝送効率を改善し得る伝送速度制御装置を得る。

構成
親機100のマイクロプロセッサ部1からの送信データをインタフェース3-1〜3-Mを介して各子機に送信する。一方、各子機より送信されてくる受信データをインタフェース3-1〜3-Mを介してマイクロプロセッサ部1に供給する。半二重時分割多重通信の形式でデータを送受信する。通信データ検出器11で通信データ(送信データ及び受信データ)を検出して係数変換器12に供給する。係数変換器12は通信データの有無及びその内容に応じた伝送速度係数を出力する。伝送速度制御部17は伝送速度係数に応じてクロック発生器7で発生されるクロックCLKの周波数を制御する。これにより、同期信号のみが伝送される非通信時は伝送速度を低くでき、消費電力、不要輻射電力を抑制できる。
特許請求の範囲
【請求項1】 通信データを検出するデータ検出手段と、上記通信データの伝送速度を制御する伝送速度制御手段とを有し、上記伝送速度制御手段は上記データ検出手段の検出出力に応じて上記伝送速度を変化させることを特徴とする伝送速度制御装置。
【請求項2】 上記伝送速度制御手段は、上記データ検出手段で通信データが検出されるか否かに応じて上記伝送速度を変化させることを特徴とする請求項1に記載の伝送速度制御装置。
【請求項3】 上記伝送速度制御手段は、上記データ検出手段で検出される通信データの内容に応じて上記伝送速度を変化させることを特徴とする請求項1に記載の伝送速度制御装置。
【請求項4】 1台の親機と複数台の子機との間で時分割多重通信が行われるデータ通信装置において、通信データを検出するデータ検出手段と、上記通信データの伝送速度を制御する伝送速度制御手段とを有し、上記伝送速度制御手段は上記データ検出手段の検出出力に応じて上記伝送速度を変化させることを特徴とするデータ通信装置。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は、伝送速度制御装置およびそれを有するデータ通信装置に関する。詳しくは、通信データの有無や内容によって伝送速度を制御することによって、消費電力、不要輻射電力を抑制して伝送効率を改善し得る伝送速度制御装置およびそれを有するデータ通信装置に係るものである。
【0002】
【従来の技術】従来、1台の親機と複数台の子機で構成されるLL(Language Laboratory)学習システムや音声会議システム等のデータ通信装置では、子機の操作情報を親機側で一括管理すると共に、子機に制御情報を与えるという動作が行われる。このようなデータ通信装置は、ケーブルコスト等の経済性と、システム機器の設置、撤収等の作業性を考慮して、時分割多重による全二重通信または半二重通信で実現されている。
【0003】この場合、シリアルデータに同期したビットクロックをデータとは別に親機より各子機に伝送する方法と、データにビットクロック成分を重畳して親機より子機に伝送し、各子機でデータよりビットクロックを再生する方法とがあるが、いずれの場合も伝送速度(ビットレート)は一定である。
【0004】
【発明が解決しようとする課題】ところで、時分割多重通信において、各子機は、親機より伝送されてくるデータからフレーム同期信号を検出してフレーム同期をとり、自己の受信タイムスロットにあるデータをラッチして受信データとすると共に、送信データを自己の送信タイムスロットに送出するように動作している。そのため、通信を任意の時間に始めると共に、ある時間内に終わらせるためには、通信が行われていないときであっても、データラインおよびクロックライン(ビットクロックをデータとは別に伝送する場合)は、フレーム同期を維持するために常時アクティブである必要がある。
【0005】上述したLL学習システムや音声会議システムでは、実際の動作としては通信が行われていない時間の方が長いことがある。伝送速度が一定である場合、通信が行われていない時間は同期信号だけの伝送となり、伝送速度が高いほど無駄な電力を消費し、輻射エネルギーを増大させるため、伝送効率が劣化するといった問題点がある。
【0006】そこで、この発明では、消費電力、不要輻射電力を抑制して伝送効率を改善し得る伝送速度制御装置およびそれを有するデータ通信装置を提供するものである。
【0007】
【課題を解決するための手段】この発明に係る伝送速度制御装置は、通信データを検出するデータ検出手段と、通信データの伝送速度を制御する伝送速度制御手段とを有し、伝送速度制御手段はデータ検出手段の検出出力に応じて伝送速度を変化させるものである。
【0008】この発明に係るデータ通信装置は、1台の親機と複数台の子機との間で時分割多重通信が行われるデータ通信装置において、通信データを検出するデータ検出手段と、通信データの伝送速度を制御する伝送速度制御手段とを有し、伝送速度制御手段はデータ検出手段の検出出力に応じて伝送速度を変化させるものである。
【0009】
【作用】通信が行われていないとき、例えば時分割多重通信では同期信号だけが伝送されているため、データ検出手段で通信データが検出されることがなく、伝送速度制御手段によって伝送速度は低い状態に置かれる。これに対して、通信が行われるとき、データ検出手段で通信データが検出されるため、伝送速度制御手段によって伝送速度が高くなるように制御される。
【0010】
【実施例】以下、図面を参照しながら、この発明の一実施例について説明する。図1は、半二重時分割多重通信を行うデータ通信装置の親機100の構成を示している。
【0011】本例の親機100は、マイクロプロセッサ部1と、データバッファ2と、インタフェース3-1〜3-Mとを有している。マイクロプロセッサ部1は、送信データや受信データの処理およびシステム制御を行っている。データバッファ2は双方向からのデータの読み出し、書き込みが可能なRAM(Random Access Memory)で構成され、マイクロプロセッサ部1より全ての子機(図示せず)に送信されるるデータ(送信データ)のバッファとして機能すると共に、全ての子機より受信されてマイクロプロセッサ部1に供給されるデータ(受信データ)のバッファとして動作している。
【0012】インタフェース3-1〜3-Mは、全ての子機をM系統(Mは正の整数)のラインに分けてデータの送受信を行うためのものである。各インタフェース3-1〜3-Mは、それぞれN台(Nは正の整数)の子機との間でシリアルデータDATA1〜DATAMの送受信を行うように構成される。すなわち、各インタフェース3-1〜3-Mは、それぞれデータバッファ2からN台分の送信データを読み出し、パラレルデータからシリアルデータに変換して子機側に送信すると共に、子機側からのN台分の受信データをシリアルデータからパラレルデータに変換してデータバッファ2に書き込む。また、インタフェース3-1〜3-Mは、それぞれシリアルデータDATA1〜DATAMに同期したビットクロックBCK1〜BCKMを子機側に送信する。
【0013】また、本例の親機100は、上述したN台分のシリアルデータの送受信を行う周期、すなわち1フレームをカウントするフレームカウンタ4と、データバッファ制御部5と、インタフェース制御部6とを有している。フレームカウンタ4はクロック発生器7で発生されるクロックCLKでもってカウント動作が行われ、各フレームでそのカウント値は「0」〜「n」(nは正の整数)に変化する。データバッファ制御部5では、フレームカウンタ4のカウント出力に基づいて、データバッファ2の読み出しや書き込みのタイミング信号が生成される。インタフェース制御部6では、フレームカウンタ4のカウント出力に基づいて、インタフェース3-1〜3-Mのパラレル/シリアル変換およびシリアル/パラレル変換のタイミング信号が生成される。
【0014】以上の構成において、親機100より所定の子機にデータを送信する場合の動作を説明する。マイクロプロセッサ部1より出力されるデータは、マイクロプロセッサ部1の制御によってデータバッファ2の所定の番地に書き込まれると共に、このデータバッファ2よりデータバッファ制御部5で生成されるタイミング信号に基づいて読み出され、インタフェース3-1〜3-Mのうち上述した所定の子機が含まれるラインのインタフェースに供給される。そして、そのインタフェースでインタフェース制御部6で生成されるタイミング信号に基づいてパラレルデータからシリアルデータに変換され、データラインの上述した所定の子機の受信タイムスロットに送出される。これにより、上述した所定の子機では、自己の受信タイムスロットにあるデータをラッチすることで、親機100より送信されてくるデータを受け取ることができる。
【0015】次に、所定の子機より送信されてくるデータを親機100で受信する場合の動作を説明する。インタフェース3-1〜3-Mのうち上述した所定の子機が含まれるラインのインタフェースでは、データラインの上述した所定の子機の送信タイムスロットにあるデータがインタフェース制御部6で生成されるタイミング信号に基づいてラッチされてシリアルデータよりパラレルデータに変換される。そして、そのインタフェースより出力されるパラレルデータはデータバッファ制御部5で生成されるタイミング信号に基づいてデータバッファ2の所定の番地に書き込まれると共に、このデータバッファ2よりマイクロプロセッサ部1の制御で読み出されてマイクロプロセッサ部1に上述した所定の子機からのデータとして供給される。
【0016】図2Aは、半二重時分割多重通信の1ラインの伝送例を示している。この場合、各フレームの先頭には同期信号が配置されると共に、その後にN台分のダウンデータDD1〜DDNとN台分のアップデータUD1〜UDNとが順次配置される。ここで、同期信号およびダウンデータDD1〜DDNが親機100の送信データとなり、またアップデータUD1〜UDNが親機100の受信データとなる。各データは図2Bに示すようにd0〜d7の8ビットで構成されており、ビットクロックBCK1〜BCKMは図2Cに示すように各データ(シリアルデータ)に同期したものとなっている。なお、図2Aで斜線図示部分はブランキング領域であるが、タイミング調整用として使用される他に、必要に応じてデータも配置される。
【0017】また、本例の親機100は、図1に示すように、伝送速度制御装置10を備えている。伝送速度制御装置10は、通信データ検出器11、伝送速度係数変換器12、最大係数レジスタ13、係数比較器14,16、フレームレジスタ15、伝送速度制御部17および演算制御部18を有して構成される。
【0018】通信データ検出器11はデータバッファ2より読み出されてインタフェース3-1〜3-Mに供給される送信データおよびインタフェース3-1〜3-Mよりデータバッファ2に供給されて書き込まれる受信データ、従って通信データを検出するためのものである。通信データ検出器11で検出される通信データは伝送速度係数変換器12に供給される。伝送速度係数変換器12は、通信データの有無およびその通信データの内容に応じた速度係数を出力するためのものである。
【0019】この伝送速度係数変換器12は、例えば通信データがないときは最小の速度係数aを出力し、通信データがあるときはその内容に応じて速度係数aより大きな速度係数を出力する。このように、通信データがあるときに出力される速度係数は、例えば通信データの緊急性が高くなるほど大きな値とされる。これにより、制御動作時間に影響する通信時間が最適となるようにされる。
【0020】最大係数レジスタ13は、演算制御部18による制御によって、1フレーム内で最大の速度係数を保持するためのレジスタである。伝送速度係数変換器12より出力される速度係数と最大係数レジスタ13に保持されている速度係数Cmaxとは係数比較器14で比較され、その比較出力は演算制御部18に供給される。この場合、最大係数レジスタ13には、各フレームの開始時点で必ず速度係数aが設定され、その後は伝送速度係数変換器12より出力される速度係数が最大係数レジスタ13に保持されている速度係数Cmaxより大きくなる都度伝送速度係数変換器12より出力される速度係数が速度係数Cmaxとして設定される。
【0021】フレームレジスタ15は、実際に動作させるための伝送速度係数を書き込むためのレジスタである。最大係数レジスタ13に保持されている速度係数Cmaxとフレームレジスタ15に保持されている速度係数Cactとは係数比較器16で比較され、その比較出力は演算制御部18に供給される。この場合、前のフレームの終了時点で速度係数Cactと速度係数Cmaxが異なる状態、例えばCact>Cmaxの状態にあるときは、演算制御部18の制御によって、次のフレームの開始時点で速度係数Cmaxがフレームレジスタ15に速度係数Cactとして設定される。また、フレームの途中で速度係数Cactより速度係数Cmaxが大きな状態となるときは、演算制御部18の制御によって、直ちに速度係数Cmaxがフレームレジスタ15に速度係数Cactとして設定される。
【0022】伝送速度制御部17にはフレームレジスタ15に保持されている速度係数Cactが供給される。伝送速度制御部17は、速度係数Cactに基づいてクロック発生器7で発生されるクロックCLKの周波数を制御する。この場合、速度係数Cactが大きくなるほどクロックCLKの周波数が高くなるように制御する。上述したビットクロックBCK1〜BCKMの周波数はクロックCLKの周波数に対応して変化するため、クロックCLKの周波数が高くなるほど伝送速度は高くなる。
【0023】次に、図3を参照しながら、伝送速度制御の動作例を説明する。図3Aは通信データ検出器11で検出される通信データ(パラレルデータ)、同図Bは最大係数レジスタ13に保持される速度係数Cmax、同図Cはフレームレジスタ15に保持される速度係数Cact、同図Dは伝送速度をそれぞれ示している。
【0024】フレーム1の開始時点t1では、フレームレジスタ15に保持されている速度係数Cactがaであって、伝送速度がVaであるとする。そして、このフレーム1の開始時点t1では、最大係数レジスタ13には速度係数Cmaxとしてaが設定される。フレーム1では通信が行われないため、通信データ検出器11で通信データが検出されることがなく、伝送速度係数変換器12より出力される速度係数はaのまま変化せず、レジスタ13,15に保持される速度係数Cmax,Cactも変化せず、伝送速度はVaのままとなる。
【0025】フレーム2の開始時点t2では、最大係数レジスタ13に速度係数Cmaxとしてaが改めて設定される。また、フレーム1の終了時点でレジスタ13,15に保持されている速度係数Cmax,Cactは同じ値であるため、時点t2でフレームレジスタ15に保持される速度係数Cactは変わらず、伝送速度もVaのままである。
【0026】このような状態で、データバッファ2に書き込まれている送信データxTが子機への送信タイミングとしての時点t3で読み出されて所定のインタフェースより子機側に送信されるとき、通信データ検出器11で送信データxTが通信データとして検出されるため、伝送速度係数変換器12からは、その送信データxTの内容に対応した速度係数b(b>a)が出力される。
【0027】この速度係数bは最大係数レジスタ13に速度係数Cmaxとして保持されている速度係数aより大きいため、時点t4で演算制御部18の制御によって、最大係数レジスタ13には速度係数Cmaxとしてbが設定される。これにより、速度係数Cmaxが速度係数Cactより大きくなるため、演算制御部18の制御によって時点t5でフレームレジスタ15には速度係数Cactとしてbが設定され、伝送速度は直ちにVb(Vb>Va )となる。
【0028】このような状態で、さらにフレーム2で、子機より送信されてきて所定のインタフェースで受信された受信データxRが時点t6でデータバッファ2に供給されて書き込まれるとき、通信データ検出器11で受信データxRが通信データとして検出されるため、伝送速度係数変換器12からは、その送信データxRの内容に対応した速度係数bが出力される。しかし、最大係数レジスタ13に保持されている速度係数Cmaxは既にbであるので、この速度係数Cmaxは変化せずにbのままとなる。そのため、レジスタ15に保持される速度係数Cactはbのままであって、伝送速度はVbのままとなる。
【0029】フレーム3の開始時点t7では、最大係数レジスタ13には速度係数Cmaxとしてaが改めて設定される。また、フレーム2の終了時点でレジスタ13,15に保持されている速度係数Cmax,Cactは同じ値であるため、時点t7でフレームレジスタ15に保持される速度係数Cactは変わらず、伝送速度もVbのままである。フレーム3では通信が行われないため、通信データ検出器11で通信データが検出されることがなく、伝送速度係数変換器12より出力される速度係数はaのまま変化せず、レジスタ13,15に保持される速度係数Cmax,Cactも変化せず、伝送速度はVbのままとなる。
【0030】フレーム4の開始時点t8では、最大係数レジスタ13には速度係数Cmaxとしてaが改めて設定される。また、フレーム3の終了時点で、最大係数レジスタ13bに保持されている速度係数Cmaxはaであると共に、フレームレジスタ15に保持されている速度係数Cactはbであり、時点t8ではフレームレジスタ15に速度係数Cactとしてaが設定され、伝送速度はVaとなる。そして、フレーム4では通信が行われないため、通信データ検出器11で通信データが検出されることがなく、伝送速度係数変換器12より出力される速度係数はaのまま変化せず、レジスタ13,15に保持される速度係数Cmax,Cactも変化せず、伝送速度はVaのままとなる。
【0031】このように本例によれば、通信データの有無や内容に応じて伝送速度が自動的に制御されるものである。通信が行われていない時間は同期信号だけの伝送となるが、伝送速度が低くなるように制御されるため、従来例に比較して消費電力や不要輻射電力を抑制でき、伝送効率を改善することができる。また、通信が行われている時間は伝送速度が高くなるように制御されると共に、例えば緊急性が高い通信データほど高速で伝送されるため、制御動作時間に影響する通信時間を最適にできる。つまり、通信時間の制御動作時間への影響を小さくできる。
【0032】なお、上述実施例において、伝送速度制御装置10を構成する通信データ検出器11、伝送速度係数変換器12、最大係数レジスタ13、係数比較器14、フレームレジスタ15、係数比較器16の部分の処理は、マイクロプロセッサ部1の処理能力に余裕があるときは、その一部または全部をソフトウェア処理で実現してもよい。
【0033】また、上述実施例のデータ通信装置では、半二重時分割多重通信が行われるものであるが、この発明は全二重時分割多重通信が行われるデータ通信装置にも同様に適用できることは勿論である。
【0034】
【発明の効果】この発明によれば、通信が行われるときは伝送速度が高くなるように制御されるものであり、従って通信が行われていないときで例えば同期信号のみが伝送されるときは伝送速度が低くされるため、消費電力、不要輻射電力を抑制でき、従来にくらべて伝送効率を改善できる。また、通信データの内容に応じて伝送速度を変化させることで、制御動作時間に影響する通信時間を最適にできる。




 

 


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