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発明の名称 強誘電体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−7377
公開日 平成9年(1997)1月10日
出願番号 特願平7−153554
出願日 平成7年(1995)6月20日
代理人 【弁理士】
【氏名又は名称】佐藤 隆久
発明者 荒瀬 謙士朗
要約 目的
読み出し時の動作マージンが充分確保でき、ひいては信頼性が高くかつ大容量化が可能な強誘電体記憶装置を実現する。

構成
1TR−1CAP型セルの強誘電体記憶装置において、データ読み出し時に、読み出しセルMAは、互いに逆相のデータが記憶された第1の比較セルRMA’のデータおよび第2の比較セルRMB’のデータと、同時並列的に比較読み出しが行われる。その結果、読み出しセルMAのデータは、第1の比較セルRMA’のデータまたは第2の比較セルRMB’のデータのいずれか一方に対して互いに逆相となり、互いに逆相となった比較セルとの間では、2TR−2CAP型セルと同様のビット線間電位差で、第1のセンスアンプまたは第2のセンスアンプのどちらか一方で、比較増幅される。その結果、読み出し時の動作マージンが充分確保でき、ひいては信頼性の向上および大容量化を実現できる。
特許請求の範囲
【請求項1】 それぞれのワード線とビット線に接続された1個の選択トランジスタと、一方の電極が上記選択トランジスタに接続された1個の強誘電体キャパシタより構成されるメモリセルを有し、上記強誘電体キャパシタの分極方向によって、互いに逆相の第1のデータまたは第2のデータのどちらかのデータを記憶する強誘電体記憶装置であって、データ読み出し時に選択されたワード線内のそれぞれの読み出しセル毎に対応して比較読み出しが行われかつ互いに逆相のデータが記憶された第1の比較セルおよび第2の比較セルと、上記読み出しセルが接続された読み出しビット線毎に対応して、上記読み出しビット線と上記第1の比較セルが接続された第1の比較ビット線との間の電位差を比較増幅する第1のセンスアンプと、上記読み出しビット線と上記第2の比較セルが接続された第2の比較ビット線との間の電位差を比較増幅する第2のセンスアンプとを有する強誘電体記憶装置。
【請求項2】 データ読み出し時に、上記読み出しセルのデータを上記読み出しビット線に、上記第1の比較セルのデータを上記第1の比較ビット線に、上記第2の比較セルのデータを上記第2の比較ビット線に同時並列的に読み出して、上記読み出しセルのデータが上記第1の比較セルのデータと互いに逆相であり上記第2の比較セルのデータと互いに同相である場合には、上記第1のセンスアンプの比較増幅結果により上記読み出しセルのデータが読み出され、上記読み出しセルのデータが上記第1の比較セルのデータと互いに同相であり上記第2の比較セルのデータと互いに逆相である場合には、上記第2のセンスアンプの比較増幅結果により上記読み出しセルのデータが読み出される請求項1記載の強誘電体記憶装置。
【請求項3】 それぞれのビット線毎に対応して上記第1または第2の比較セルのどちらか一方が設けられた折り返しビット線構造をなす1対のメモリアレイを有し、上記1対のメモリアレイは、上記第1のセンスアンプおよび上記第2のセンスアンプを挟んでそれぞれ互いに対面する方向に配置され、上記データ読み出し時に、上記1対のメモリアレイのどちらか一方のメモリアレイが選択されて読み出しセルのデータが読み出される請求項1記載の強誘電体記憶装置。
【請求項4】 上記読み出しビット線は上記選択されたメモリアレイ内の読み出しセルが接続されているビット線であり、上記第1の比較ビット線および上記第1の比較セルは上記読み出しビット線の折り返し方向に隣接したビット線および当該ビット線に接続されている比較セルであり、上記第2の比較ビット線および上記第2の比較セルは上記選択されないメモリアレイ内にあって上記第1の比較ビット線が延在する方向に対向配置されたビット線および当該ビット線に接続されている比較セルである請求項1記載の強誘電体記憶装置。
【請求項5】 上記読み出しビット線は上記選択されたメモリアレイ内の読み出しセルが接続されているビット線であり、上記第1の比較ビット線および上記第1の比較セルは上記選択されないメモリアレイ内にあって上記読み出しビット線が延在する方向に対向配置されたビット線および当該ビット線に接続されている比較セルであり、上記第2の比較ビット線および上記第2の比較セルは上記第1の比較ビット線の折り返し方向に隣接したビット線および当該ビット線に接続されている比較セルである請求項1記載の強誘電体記憶装置。
【請求項6】 上記第1のセンスアンプおよび上記第2のセンスアンプは、それぞれ上記読み出しビット線と上記第1の比較ビット線または上記第2の比較ビット線との間の電位差を比較増幅するラッチ型センスアンプである請求項1記載の強誘電体記憶装置。
【請求項7】 上記第1の比較セルおよび第2の比較セルは、それぞれのワード線とビット線に接続された1個の選択トランジスタと、一方の電極が上記選択トランジスタに接続された1個の強誘電体キャパシタと、上記強誘電体キャパシタと上記選択トランジスタとの接続部を所定の第1の電位または第2の電位に接続する接続手段を有する請求項1記載の強誘電体記憶装置。
【請求項8】 上記データ読み出し前に、上記第1の比較セルを上記第1の電位に接続することにより上記第1の比較セルに所望のデータの書き込みが行われ、上記第2の比較セルを上記第2の電位に接続することにより上記第2の比較セルに所望のデータの書き込みが行われる請求項7記載の強誘電体記憶装置。
【請求項9】 上記メモリセルと上記比較セルとは同サイズである請求項1記載の強誘電体記憶装置。
【請求項10】 DRAMモードまたは強誘電体モードのいずれかのモードで選択的に動作可能で、DRAMモードの場合にはメモリセルの強誘電体キャパシタの電荷蓄積量に応じてデータの判定を行う請求項1記載の強誘電体記憶装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、1個の選択トランジスタと1個の強誘電体キャパシタより構成されるメモリセルの強誘電体キャパシタの分極方向によって、データを記憶する強誘電体記憶装置に関するものである。
【0002】
【従来の技術】ペロブスカイト構造をなす酸化物である強誘電体材料(たとえばBaTiO3、SrTiO3 、PbTiO3 等)をキャパシタ絶縁膜として強誘電体キャパシタを構成し、当該強誘電体キャパシタの分極方向によって、データを記憶する強誘電体記憶装置が知られている。
【0003】以下、強誘電体キャパシタのヒステリシス特性について図9に関連付けて説明する。図9においては、(a)がヒステリシス特性を、(b)および(c)は互いに逆相の第1のデータ(以下データ1)、および第2のデータ(以下データ0)が書き込まれたキャパシタの状態をそれぞれ示している。
【0004】強誘電体記憶装置は、図9(a)に示すヒステリシス特性において、強誘電体キャパシタにプラス側の電圧を印加(図中C)して+Qrの残留分極電荷が残った状態(図中A)をデータ1(第1のデータ)、マイナス側の電圧を印加(図中D)して−Qrの残留分極電荷が残った状態(図中B)をデータ0(第2のデータ)として、不揮発性のメモリとして利用する。
【0005】図9(a)に示すようなヒステリシス特性を有する強誘電体キャパシタを、不揮発性の強誘電体記憶装置として利用するには、2個の選択トランジスタと2個の強誘電体キャパシタから1メモリセルを構成するもの(2TR−2CAP型セル)と、1個の選択トランジスタと1個の強誘電体キャパシタから1メモリセルを構成するもの(1TR−1CAP型セル)が知られている。
【0006】図10は、2TR−2CAP型セルを有する強誘電体記憶装置のメモリアレイ図である。
【0007】図10において、MAはメモリセル、WLAはワード線、BLA、BLA’はビット線、PLAはプレート電極線をそれぞれ示している。そして、メモリセルMAは2個の選択トランジスタTA、TA’、および2個の強誘電体キャパシタCA、CA’により構成されている。なお、図中、CLは各ビット線BLA、BLA’の負荷容量をそれぞれ示している。
【0008】図10の2TR−2CAP型セルを有する強誘電体記憶装置においては、メモリセルMAは2個の強誘電体キャパシタCA、CA’に、それぞれ互いに逆相の分極方向になるようにデータの書き込みを行う。したがって、2TR−2CAP型セルにおいては、図9(a)のヒステリシス特性において、+Qrまたは−Qrの残留分極電荷が、データ読み出し時にそれぞれビット線BLA、BLA’に読み出されて、センスアンプSAにより相補的に増幅される。
【0009】また、図11は、1TR−1CAP型セルを有する強誘電体記憶装置のメモリアレイ図である。
【0010】図11のメモリアレイは、いわゆる折り返しビット線構造をなしており、図中、MA1,MA1’はメモリセル、MRA,MRA’は比較セル、WLA、WLA’はワード線、BLA,BLA’はビット線、PLAはプレート電極線、RWLA,RWLA’は比較セルを駆動するためのワード線、RPLAは比較セルを駆動するためのプレート電極線、CLは各ビット線BLA、BLA’の負荷容量をそれぞれ示している。メモリセルMA1は選択トランジスタTA1および強誘電体キャパシタCA1により構成され、メモリセルMA1’は選択トランジスタTA1’および強誘電体キャパシタCA1’により構成されている。比較セルMRA、MRA’は、メモリセルMA1、MA1’のデータを比較読み出しするために設けられており、比較セルMRAの場合には選択トランジスタTRAおよび強誘電体キャパシタCRAにより構成され、比較セルMRA’の場合には選択トランジスタTRA’および強誘電体キャパシタCRA’により構成されている。
【0011】図11の1TR−1CAP型セルを有する強誘電体記憶装置においては、たとえば、メモリセルMA1のデータ読み出しは、読み出しビット線BLAの折り返し方向に隣接した比較ビット線BLA’に接続された比較セルMRA’との比較により行われ、メモリセルMA1’のデータ読み出しは、読み出しビット線BLA’の折り返し方向に隣接した比較ビット線BLAに接続された比較セルMRAとの比較により行われる。また、比較セルMRA、MRA’においては、それぞれ図9(a)のヒステリシス特性において、+Qrまたは−Qrの残留分極電荷が読み出される場合の中間状態になるように、たとえばキャパシタ面積またはバイアス電圧等を調節して、最適設計される。したがって、1TR−1CAP型セルにおいては、読み出しセルによる読み出しビット線と比較セルによる比較ビット線との間の電位差が、センスアンプSAにより増幅されて、データの判定がなされる。
【0012】
【発明が解決しようとする課題】ところで、上述した2TR−2CAP型セルまたは1TR−1CAP型セルを有する強誘電体記憶装置においては、それぞれ以下のような問題がある。
【0013】たとえば、図10の2TR−2CAP型セルを有する強誘電体記憶装置においては、データ読み出し時の動作マージンが充分確保できるが、メモリセル面積が大きくなり、大容量化できないという問題がある。
【0014】また,図11の1TR−1CAP型セルを有する強誘電体記憶装置においては、上述した比較セルを最適設計することが難しく、仮に最適設計することが可能であっても、2TR−2CAP型セルと比べると、読み出し時のビット線間電位差が半分になってしまう。さらに、1TR−1CAP型セルにおいては、2TR−2CAP型セルと異なり、読み出しセルと比較セルがレイアウト上離れて配置される。したがって、プロセス上のバラツキにより、読み出しセルまたは比較セルの特性がバラツクと、読み出し時の動作マージンが充分確保できなくなり、信頼性に欠けるという問題がある。
【0015】本発明は、かかる事情に鑑みてなされたものであり、その目的は、読み出し時の動作マージンが充分確保でき、ひいては信頼性が高くかつ大容量化が可能な強誘電体記憶装置を提供することにある。
【0016】
【課題を解決するための手段】上記目的を達成するため、本発明は、それぞれのワード線とビット線に接続された1個の選択トランジスタと、一方の電極が上記選択トランジスタに接続された1個の強誘電体キャパシタより構成されるメモリセルを有し、上記強誘電体キャパシタの分極方向によって、互いに逆相の第1のデータまたは第2のデータのどちらかのデータを記憶する強誘電体記憶装置であって、データ読み出し時に選択されたワード線内のそれぞれの読み出しセル毎に対応して比較読み出しが行われ、かつ互いに逆相のデータが記憶された第1の比較セルおよび第2の比較セルと、上記読み出しセルが接続された読み出しビット線毎に対応して、上記読み出しビット線と上記第1の比較セルが接続された第1の比較ビット線との間の電位差を比較増幅する第1のセンスアンプと、上記読み出しビット線と上記第2の比較セルが接続された第2の比較ビット線との間の電位差を比較増幅する第2のセンスアンプとを有する。
【0017】また、上記強誘電体記憶装置は、データ読み出し時に、上記読み出しセルのデータを上記読み出しビット線に、上記第1の比較セルのデータを上記第1の比較ビット線に、上記第2の比較セルのデータを上記第2の比較ビット線に同時並列的に読み出して、上記読み出しセルのデータが上記第1の比較セルのデータと互いに逆相であり上記第2の比較セルのデータと互いに同相である場合には、上記第1のセンスアンプの比較増幅結果により上記読み出しセルのデータが読み出され、上記読み出しセルのデータが上記第1の比較セルのデータと互いに同相であり上記第2の比較セルのデータと互いに逆相である場合には、上記第2のセンスアンプの比較増幅結果により上記読み出しセルのデータが読み出される。
【0018】また、上記強誘電体記憶装置は、それぞれのビット線毎に対応して上記第1のまたは第2の比較セルのどちらか一方が設けられた折り返しビット線構造をなす1対のメモリアレイを有し、上記1対のメモリアレイは上記第1のセンスアンプおよび上記第2のセンスアンプを挟んでそれぞれ互いに対面する方向に配置され、上記データ読み出し時に、上記1対のメモリアレイのどちらか一方のメモリアレイが選択され読み出しセルのデータが読み出される。
【0019】また、上記強誘電体記憶装置において、上記読み出しビット線は上記選択されたメモリアレイ内の読み出しセルが接続されているビット線であり、上記第1の比較ビット線および上記第1の比較セルは上記読み出しビット線の折り返し方向に隣接したビット線および当該ビット線に接続さてている比較セルであり、上記第2の比較ビット線および上記第2の比較セルは上記選択されないメモリアレイ内にあって上記第1の比較ビット線が延在する方向に対向配置されたビット線および当該ビット線に接続されている比較セルである。
【0020】また、上記強誘電体記憶装置において、上記読み出しビット線は上記選択されたメモリアレイ内の読み出しセルが接続されているビット線であり、上記第1の比較ビット線および上記第1の比較セルは上記選択されないメモリアレイ内にあって上記読み出しビット線が延在する方向に対向配置されたビット線および当該ビット線に接続されている比較セルであり、上記第2の比較ビット線および上記第2の比較セルは上記第1の比較ビット線の折り返し方向に隣接したビット線および当該ビット線に接続されている比較セルである。
【0021】また、上記強誘電体記憶装置において、上記第1のセンスアンプおよび上記第2のセンスアンプは、それぞれ上記読み出しビット線と上記第1の比較ビット線または上記第2の比較ビット線との間の電位差を比較増幅するラッチ型センスアンプである。
【0022】また、上記強誘電体記憶装置において、上記第1の比較セルおよび第2の比較セルは、それぞれのワード線とビット線に接続された1個の選択トランジスタと、一方の電極が上記選択トランジスタに接続された1個の強誘電体キャパシタと、上記強誘電体キャパシタと上記選択トランジスタとの接続部を所定の第1の電位または第2の電位接続する接続手段を有する。
【0023】また、上記強誘電体記憶装置において、上記データ読み出し前に、上記第1の比較セルを上記第1の電位に接続することにより上記第1の比較セルに所望のデータの書き込みが行われ、上記第2の比較セルを上記第2の電位に接続することにより上記第2の比較セルに所望のデータの書き込みが行われる。
【0024】また、上記メモリセルと上記比較セルとは同サイズである。
【0025】また、本発明の強誘電体記憶装置は、DRAMモードまたは強誘電体モードのいずれかのモードで選択的に動作可能で、DRAMモードの場合にはメモリセルの強誘電体キャパシタの電荷蓄積量に応じてデータの判定を行う。
【0026】
【作用】本発明の強誘電体記憶装置によれば、たとえば1個の選択トランジスタと1個の強誘電体キャパシタよりメモリセルが構成される1TR−1CAP型セルの強誘電体記憶装置において、データ読み出し時に、読み出しセルは、互いに逆相のデータが記憶された第1の比較セルのデータおよび第2の比較セルのデータと、同時並列的に比較読み出しが行われる。その結果、上記読み出しセルのデータ、上記第1の比較セルのデータまたは上記第2の比較セルのデータのいずれか一方に対して互いに逆相となり、互いに逆相となった比較セルとの間では、2TR−2CAP型セルと同様のビット線間電位差で、第1のセンスアンプまたは第2のセンスアンプのどちらか一方で、比較増幅される。
【0027】また、上記強誘電体記憶装置は、それぞれのビット線毎に対応して上記第1または第2の比較セルのどちらか一方が設けられた折り返しビット線構造をなす1対のメモリアレイを有し、当該1対のメモリアレイは上記第1のセンスアンプおよび上記第2のセンスアンプをはさんでそれぞれ互いに対面する方向に配置し、上記データ読み出し時に、上記1対のメモリアレイのどちらか1方のメモリアレイを選択することにより、レイアウトすることが可能である。
【0028】たとえば、上記読み出しビット線は上記選択されたメモリアレイ内の読み出しセルが接続されているビット線であり、上記第1の比較ビット線および上記第1の比較セルは上記読み出しビット線の折り返し方向に隣接したビット線および当該ビット線に接続されている比較セルであり、上記第2の比較ビット線および上記第2の比較セルは上記選択されないメモリアレイ内にあって上記第1の比較ビット線が延在する方向に対向配置されたビット線および当該ビット線に接続されている比較セルとすることが可能である。
【0029】あるいは、読み出しビット線は上記選択されたメモリアレイ内の読み出しセルが接続されているビット線であり、上記第1の比較ビット線および上記第1の比較セルは上記選択されないメモリアレイ内にあって上記読み出しビット線が延在する方向に対向配置されたビット線および当該ビット線に接続されている比較セルであり、上記第2の比較ビット線および上記第2の比較セルは上記第1の比較ビット線の折り返し方向に隣接したビット線および当該ビット線に接続されている比較セルとすることが可能である。
【0030】また、上記第1のセンスアンプおよび上記第2のセンスアンプは、それぞれラッチ型センスアンプとすることにより、ビット線間電位差の大きい方のセンスアンプが比較増幅されラッチされる。
【0031】また、上記第1の比較セルおよび第2の比較セルは、通常のメモリセルと同様の1TR−1CAP型セルの強誘電体キャパシタと選択トランジスタとの接続部を、それぞれ所定の第1の電位または第2の電位に接続する接続手段により、上記データ読み出し前に、それぞれ所定の電位に接続される。これにより、互いに逆相の所望のデータの書き込みが行われる。
【0032】また、本発明の強誘電体記憶装置によれば、DRAMモードまたは強誘電体モードのいずれかのモードが選択され、DRAMモードの場合にはメモリセルの強誘電体キャパシタの電荷蓄積量に応じてデータの判定が行われる。
【0033】
【実施例】図1は、本発明に係る強誘電体記憶装置、具体的には1TR−1CAP型セルを有する強誘電体記憶装置における第1の実施例を示す回路図である。図1において、A,Bはメモリアレイ、T1,T2,T21,T22はnチャネルMOS(以下、NMOSという)トランジスタからなるプリチャージ用トランジスタ、T9〜T14はNMOSトランジスタからなる転送ゲート用トランジスタ、WLA,WLA’,WLB,WLB’はメモリセルを駆動するためのワード線、RWLA,RWLA’,RWLB,RWLB’は比較セルを駆動するためのワード線、PLA,PLBはメモリセルを駆動するためのプレート電極線、RPLA,RPLBは比較セルを駆動するためのプレート電極線、BLA,BLA’,BLB,BLB’はビット線、SA1は第1のセンスアンプ、SA2は第2のセンスアンプをそれぞれ示している。
【0034】図1のメモリアレイは、いわゆる折り返しビット線構造をなす一対のメモリアレイAおよびメモリアレイBが、第1のセンスアンプSA1および第2のセンスアンプSA2を挟んでそれぞれ互いに対面する方向に配置されている。
【0035】メモリアレイAにおいては、メモリセルMAは選択トランジスタT7および強誘電体キャパシタC3により構成され、メモリセルMA’は選択トランジスタT8および強誘電体キャパシタC4により構成されている。さらに、それぞれのビット線BLA,BLA’に対応して、比較セルRMA、RMA’が設けられている。比較セルRMAは、選択トランジスタT3および強誘電体キャパシタC1およびプリセットトランジスタT4により構成され、プリセット信号PSにより、当該強誘電体キャパシタC1を電源電圧VCCの供給線に接続することにより、データ1(第1のデータ)にプリセットする。比較セルRMA’は、選択トランジスタT5および強誘電体キャパシタC2およびプリセットトランジスタT6により構成され、プリセット信号PSにより、当該強誘電体キャパシタC2を接地電圧VSSの供給線に接続することにより、データ0(第2のデータ)にプリセットする。
【0036】メモリアレイBにおいては、メモリセルMBは選択トランジスタT15および強誘電体キャパシタC5により構成され、メモリセルMB’は選択トランジスタT16および強誘電体キャパシタC6により構成されている。さらに、それぞれのビット線BLB、BLB’に対応して、比較セルRMB、RMB’が設けられている。比較セルRMBは、選択トランジスタT17および強誘電体キャパシタC7およびプリセットトランジスタT18により構成され、プリセット信号PSにより、当該強誘電体キャパシタC7を接地電圧VSSの供給線に接続することにより、データ0(第2のデータ)にプリセットする。比較セルRMB’は、選択トランジスタT19および強誘電体キャパシタC8およびプリセットトランジスタT20により構成され、プリセット信号PSにより、当該強誘電体キャパシタC8を電源電圧VCCの供給線に接続することにより、データ1(第1のデータ)にプリセットする。
【0037】また、プリチャージ用トランジスタT1,T2は、プリチャージ信号φPCがハイレベルのときオン状態となり、ビット線BLA、BLA’を接地電圧VSS(0V)にプリチャージする。同様に、プリチャージ用トランジスタT21,T22は、プリチャージ信号φPCがハイレベルのときにオン状態となり、ビット線BLB、BLB’を接地電圧VSSにプリチャージする。また、第1および第2のセンスアンプSA1,SA2は、センスイネーブル信号φSEで活性化される。N1,N2およびN3,N4は、それぞれ第1のセンスアンプSA1および第2のセンスアンプSA2の入出力ノードを示し、トランジスタT9,T10,T11,T12,T13,T14は、これら入出力ノードN1〜N4を、それぞれ選択信号S1,S2,S3,S4,S5,S6により、ビット線BLA,BLA’,BLB,BLB’のいずれかに接続する。
【0038】次に、図1の第1の実施例において、メモリセルに対する書き込み動作および読み出し動作について説明する。
【0039】図2は、図1の第1の実施例において、メモリセルMAに対する書き込み動作のタイミングチャートを示す図である。書き込み動作の場合は、従来の1TR−1CAP型セルの強誘電体記憶装置の書き込み動作と同様である。
【0040】まず、メモリセルMAが接続されたビット線BLAを接地電圧VSS(0V)にプリチャージした後、時刻t1で、当該メモリセルMAに書き込むべきデータが1データの場合にはビット線BLAを電源電圧VCC(3.3V)に、当該メモリセルMAに書き込むべきデータが0データの場合にはビット線BLAを接地電圧VSS(0V)に設定する。次に、時刻t2で、メモリセルMAが接続されたワード線WLAを0Vから5Vに、プレート電極線PLAを0Vから3.3Vに立ち上げる。その結果、メモリセルMAに書き込むべきデータが0データの場合において、当該メモリセルMAの強誘電体キャパシタC3が、図9(a)のヒステリシス特性においてD点の状態に時刻t3までに移動し、データの書き込みが完了する。
【0041】次に時刻t3で、ワード線WLAを5Vに保持したまま、プレート電極線PLAを3.3Vから0Vに立ち下げる。その結果、メモリセルMAに書き込むべきデータが1データの場合において、当該メモリセルMAの強誘電体キャパシタC3が、図9(a)のヒステリシス特性においてC点の状態に時刻t4までに移動し、データの書き込みが完了する。最後に、ワード線LWAを5Vから0Vに立ち下げることにより、書き込み動作が終了する。
【0042】続いて、図1の第1の実施例における、メモリセルに対する読み出し動作について、図3、図4、図5を参照しつつ説明する。
【0043】図3は、図1の第1の実施例において、メモリセルMA,MA’,MB,MB’の読み出しを行う場合において、選択信号S1,S2,S3,S4,S5,S6の制御により、第1のセンスアンプSA1および第2のセンスアンプSA2の各入出力ノードN1,N2およびN3,N4に、ビット線BLA,BLA’,BLB,BLB’のいずれが接続されるかを示す図である。
【0044】すなわち、メモリセルMAの読み出しを行う場合には、当該メモリセルMAが接続されたビット線BLAがノードN1およびN3に接続され、比較セルRMA’が接続されたビット線BLA’がノードN2に接続され、比較セルRMB’が接続されたビット線BLB’がノードN4に接続される。その結果、第1のセンスアンプSA1では、メモリセルMAのデータと0データが書き込まれた比較セルRMA’との間で比較増幅が行われ、第2のセンスアンプSA2では、メモリセルMAのデータと1データが書き込まれた比較セルRMB’との間で比較増幅が行われる。
【0045】また、メモリセルMA’の読み出しを行う場合には、当該メモリセルが接続されたビット線BLA’がノードN2およびN4に接続され、比較セルRMAが接続されたビット線BLAがノードN1に接続され、比較セルRMBが接続されたビット線BLBがノードN3に接続される。その結果、第1のセンスアンプSA1では、メモリセルMA’のデータと1データが書き込まれた比較セルRMAとの間で比較増幅が行われ、第2のセンスアンプSA2では、メモリセルMA’のデータと0データが書き込まれた比較セルRMBとの間で比較増幅が行われる。
【0046】また、メモリセルMBの読み出しを行う場合には、当該メモリセルMBが接続されたビット線BLBがノードN1およびN3に接続され、比較セルRMA’が接続されたビット線BLA’がノードN2に接続され、比較セルRMB’が接続されたビット線BLB’がノードN4に接続される。その結果、第1のセンスアンプSA1では、メモリセルMBのデータと0データが書き込まれた比較セルRMA’との間で比較増幅が行われ、第2のセンスアンプSA2では、メモリセルMBのデータと1データが書き込まれた比較セルRMB’との間で比較増幅が行われる。
【0047】また、メモリセルMB’の読み出しを行う場合には、当該メモリセルMB’が接続されたビット線BLB’がノードN2およびN4に接続され、比較セルMRAが接続されたビット線BLAがノードN1に接続され、比較セルRMBが接続されたビット線BLBがノードN3に接続される。その結果、第1のセンスアンプSA1では、メモリセルMB’のデータと1データが書き込まれた比較セルRMAとの間で比較増幅が行われ、第2のセンスアンプSA2では、メモリセルMB’のデータと0データが書き込まれた比較セルRMBとの間で比較増幅が行われる。
【0048】図4は、図1の第1の実施例において、たとえばメモリセルMAに対する読み出し動作の、タイミングチャートを示す図である。
【0049】まず、時刻t1で、プリチャージ信号φPCを0Vから3.3Vに立ち上げることにより、メモリセルMAが接続されたビット線BLA、および比較セルRMA’が接続されたビット線BLA’、および比較セルRMB’が接続されたビット線BLB’が0Vにプリチャージされる。また、時刻t2で、プリチャージ信号φPCが3.3Vから0Vに立ち下げられてビット線の初期設定を終了する。
【0050】次に、時刻t3で、メモリセルMAが接続されたワード線WLAを0Vから5Vに、プレート電極線PLAを0Vから3.3Vに立ち上げる。また、比較セルRMA’が接続されたワード線RWLA’を0Vから5Vに、プレート電極線RPLAを0Vから3.3Vに立ち上げる。また、比較セルRMB’が接続されたワード線RWLB’を0Vから5Vに、プレート電極線RPLBを0Vから3.3Vに立ち上げる。その結果、ビット線BLAの電位はメモリセルMAのデータ読み出しに応じて、ビット線BLA’の電位は比較セルRMA’の0データ読み出しに応じて、ビット線BLB’の電位は比較セルRMB’の1データ読み出しに応じて、それぞれ変化する。この場合、読み出しデータが1データの場合には、図9(a)のヒステリスス特性においてプラス側の分極電荷が読み出されるため、図4に示すようにより高い電圧側に変化し、読み出しデータが0データの場合には、マイナス側の分極電荷が読み出されるため、より低い電圧側に変化する。
【0051】ビット線電位が充分に変化した後、次に時刻t4で、センスイネーブル信号φSEを0Vから3.3Vに立ち上げることにより、第1のセンスアンプSA1および第2のセンスアンプSA2を活性化する。その結果、第1のセンスアンプSA1によりメモリセルMAのデータと比較セルRMA’の0データとの間で比較増幅が行われ、第2のセンスアンプSA2によりメモリセルMAのデータと比較セルRMB’の1データとの間で比較増幅が行われる。それぞれのセンスアンプの比較増幅能力は、ビット線間電位差(ノード間電位差)に比例するため、メモリセルMAのデータがそれぞれの接続された比較セルのデータと互いに逆相となる側のセンスアンプの比較増幅結果により、それぞれのビット線電位が増幅されラッチされる。したがって、メモリセルMAのデータがラッチされる。
【0052】次に、時刻t5で、比較セルRMA’が接続されたワード線RWLA’、および比較セルRMB’が接続されたワード線RWLB’を5Vから0Vに立ち下げ、プリセット信号PSを0Vか5Vに立ち下げる。その結果、比較セルRMA’は、図9(a)のヒステリシス特性においてD点の状態にプレート電極線RPLAが立ち下がる時刻t6までに移動し、0データの再書き込みが行われる。
【0053】次に、時刻t6で、メモリセルMAが接続されたプレート電極線PLAを3.3Vから0Vに立ち下げる。その結果、メモリセルMAは、図9(a)のヒステリシス特性において、1データの場合にはC点の状態に、0データの場合にはB点の状態に、ワード線WLAが立ち下がる時刻t7までに移動し、当該メモリセルMAに対するデータの再書き込みが行われる。また同様に時刻t6で、比較セルRMB’が接続されたプレート電極線RPLBを3.3Vから0Vに立ち下げる。その結果、比較セルRMB’は、図9(a)のヒステリシス特性においてD点の状態にプリセット信号PSが立ち下がる時刻t8までに移動し、1データの再書き込みが行われる。最後に、時刻t8で、プリセット信号PSを5Vから0Vに立ち下げることにより、読み出し動作が終了する。
【0054】なお、図5は、図1の第1の実施例において、第1のセンスアンプSA1の具体的な回路例を示す図であり、当然のことながら第2にセンスアンプSA2も同様の回路構成である。
【0055】図5のセンスアンプにおいては、pチャネルMOS(以下、PMOSという)トランジスタT23、NMOSトランジスタT24、およびPMOSトランジスタT25、NMOSトランジスタT26により構成される相補のインバータ回路により、ラッチ回路を構成する。また、このラッチ回路は、PMOSトランジスタT27、NMOSトランジスタT28が、センスイネーブル信号φSEをうけて活性化されることにより、ノードN1とN2とのノード間電位差を増幅しラッチする。
【0056】以上説明したように、第1の実施例によれば、たとえば1TR−1CAP型セルの強誘電体記憶装置において、データ読み出し時に、読み出しセルは、互いに逆相のデータが記憶された第1の比較セルのデータおよび第2の比較セルのデータと、同時並列的に比較読み出しが行われる。そのため、上記読み出しセルのデータは、上記第1の比較セルノデータまたは上記第2の比較セルのデータのいずれか一方に対して互いに逆相となり、互いに逆相となった比較セルとの間では、2TR−2CAP型セルと同様のビット線間電位差で、第1のセンスアンプまたは第2のセンスアンプのどちらか一方で、比較増幅される。その結果、読み出し時の動作マージンが充分確保でき、ひいては信頼性が高くかつ大容量化が可能な強誘電体記憶装置を提供することができる。
【0057】図6は、本発明に係る強誘電体記憶装置、具体的には1TR−1CAP型セルを有する強誘電体記憶装置における第2の実施例を示す回路図である。
【0058】図6のメモリアレイも、図1の第1の実施例と同様に、いわゆる折り返しビット線構造をなす1対のメモリアレイAおよびメモリアレイBが、第1のセンスアンプSA1および第2のセンスアンプSA2を挟んでそれぞれ互いに対面する方向に配置されている。
【0059】図6の第2の実施例が、図1の第1の実施例と異なるのは、第1の比較セルおよび第2の比較セルがともに、読み出しセルが選択されたメモリアレイの対面側のメモリアレイから、読み出される点にある。そのために、第1のセンスアンプSA1および第2のセンスアンプSA2の入出力ノードN1,N2およびN3,N4を、ビット線BLA,BLA’,BLB,BLB’のいずれかに接続するためのトランジスタT9,T10,T11,T12,T13,T14およびその選択信号S1,S2,S3,S4,S5,S6の配置が、図1と異なっている。
【0060】具体的には、第1のセンスアンプSA1はビット線BLAに接続されたトランジスタT9とビット線BLBに接続されたトランジスタT13との間に接続され、第2のセンスアンプSA2はビット線BLA’に接続されたトランジスタTととビット線BLBに接続されたトランジスタT13との間に接続されている。そして、第1のセンスアンプSA1およびトランジスタT9の接続点N1と第2のセンスアンプSA2およびトランジスタT10の接続点N3との間にトランジスタT11が接続され、第1のセンスアンプSA1およびトランジスタT13の接続点N2と第2のセンスアンプSA2およびトランジスタT14の接続点N4との間にトランジスタT12が接続されている。
【0061】また、図6の第2の実施例において、メモリセルに対する書き込み動作は、図2の第1の実施例の場合と同様である。
【0062】続いて、図6の第2の実施例における、メモリセルに対する読み出し動作について、図7、図8を参照しつつ説明する。
【0063】図7は、図6の第2の実施例において、メモリセルMA,MA’,MB,MB’の読み出しを行う場合において、選択信号S1,S2,S3,S4,S5,S6の制御により、第1のセンスアンプSA1および第2のセンスアンプSA2のそれぞれ入出力ノードN1,N2およびN3,N4に、ビット線BLA,BLA’,BLB,BLB’のいずれが接続されるかを示す図である。
【0064】すなわち、メモリセルMAの読み出しを行う場合には、当該メモリセルMAが接続されたビット線BLAがノードN1およびN3に接続され、比較セルRMBが接続されたビット線BLBがノードN2に接続され、比較セルRMB’が接続されたビット線BLB’がノードN4に接続される。その結果、第1のセンスアンプSA1では、メモリセルMAのデータと0データが書き込まれた比較セルRMBとの間で比較増幅が行われ、第2のセンスアンプSA2では、メモリセルMAのデータと1データが書き込まれた比較セルRMB’との間で比較増幅が行われる。
【0065】また、メモリセルMA’の読み出しを行う場合には、当該メモリセルMA’が接続されたビット線BLA’がノードN1およびN3に接続され、比較セルRMBが接続されたビット線BLBがノードN2に接続され、比較セルRMB’が接続されたビット線BLB’がノードN4に接続される。その結果、第1のセンスアンプSA1では、メモリセルMA’のデータと0データが書き込まれた比較セルRMBとの間で比較増幅が行われ、第2のセンスアンプSA2では、メモリセルMA’のデータと1データが書き込まれた比較セルRMB’との間で比較増幅が行われる。
【0066】また、メモリセルMBの読み出しを行う場合には、当該メモリセルMBが接続されたビット線BLBがノードN2およびN4に接続され、比較セルRMAが接続されたビット線BLAがノードN1に接続され、比較セルRMA’が接続されたビット線BLA’がノードN3に接続される。その結果、第1のセンスアンプSA1では、メモリセルMBのデータと1データが書き込まれた比較セルRMAとの間で比較増幅が行われ、第2のセンスアンプSA2では、メモリセルMBのデータと0データが書き込まれた比較セルRMA’との間で比較増幅が行われる。
【0067】また、メモリセルMB’の読み出しを行う場合には、当該メモリセルMB’が接続されたビット線BLB’がノードN2およびN4に接続され、比較セルRMAが接続されたビット線BLAがノードN1に接続され、比較せるRMA’が接続されたビット線BLA’がノードN3に接続される。その結果、第1のセンスアンプSA1では、メモリセルMB’のデータと1データが書き込まれた比較セルRMAとの間で比較増幅が行われ、第2のセンスアンプSA2では、メモリセルMB’のデータと0データが書き込まれた比較セルRMA’との間で比較増幅が行われる。
【0068】図8は、図6の第2の実施例において、たとえばメモリセルMAに対する読み出し動作のタイミングチャートを示す図である。
【0069】図8のタイミングチャートは、図4の第1の実施例の場合と基本的に同様であり、異なる部分は、図4の第1の実施例の場合、第1の比較セル、第2の比較セルがそれぞれRMA’,RMB’であるが、図8の第2の実施例の場合、第1の比較セル、第2の比較セルがそれぞれRMB,RMB’である点である。
【0070】以上説明したように、本発明の第2の実施例によれば、たとえば1TR−1CAP型セルの強誘電体記憶装置において、データ読み出し時に、読み出しセルは、互いに逆相のデータが記憶された第1の比較セルのデータおよび第2の比較セルのデータと、同時並列的に比較読み出しが行われる。そのため、上記読み出しセルのデータは、上記第1の比較セルのデータまたは上記第2の比較セルのデータのいずれか一方に対して互いに逆相となり、互いに逆相となった比較セルとの間では、2TR−2CAP型セルと同様のビット線間電位差で、第1のセンスアンプまたは第2のセンスアンプのどちらか一方で、比較増幅される。その結果、読み出し時の動作マージンが充分確保でき、ひいては信頼性が高くかつ大容量化を実現できる。
【0071】なお、上述した各実施例においては、不揮発性の強誘電体記憶装置として動作する場合のみについて説明したが、これに限定されるものではなく、たとえば上述したいわゆる強誘電体モードに加えてDRAMモードの動作モードを加え、強誘電体モードとDRAMモードとを選択的に切り換え、DRAMモードの場合には、データはメモリセルを構成する強誘電体キャパシタの電荷蓄積量に応じて判定するように構成することも可能である。この場合、たとえば、図9(a)に示すヒステリシス特性において、図中D点とB点との間に履歴を利用してデータの判定を行う。この例では、たとえば強誘電体モードによるデータ書き込みを行った後は、DRAMモードで動作させ、ときどき強誘電体モードでデータの書き換えを行う等、種々の態様が可能である。このDRAMモードを採用することにより、強誘電体キャパシタの劣化を抑制することができる。
【0072】
【発明の効果】以上説明したように、本発明によれば、読み出し時の動作マージンが充分確保でき、ひいては信頼性が高くかつ大容量化が可能な強誘電体記憶装置を実現することができる。また、DRAMモードと強誘電体モードで動作させるので、強誘電体キャパシタの劣化を抑制することができる等の利点がある。




 

 


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