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発明の名称 チップのシミュレーション方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−6814
公開日 平成9年(1997)1月10日
出願番号 特願平7−151836
出願日 平成7年(1995)6月19日
代理人 【弁理士】
【氏名又は名称】佐藤 隆久
発明者 盧 金勤 / 村山 敏夫 / 江本 信也
要約 目的
短時間で精度の高いチップレベルのシミュレーションを行えるチップのシミュレーション方法を実現する。

構成
N個の機能ブロックを有するICチップの機能ブロック間相関に応じたAHDLモデルを構成し、構成したAHDLモデルに基づいてシミュレーションを行い、シミュレーションをするにあたっては、近似しようとする機能ブロックをテブナン等価回路と見なし、その端子インピーダンスとして等価電圧源でAHDLモデルを構成し、また、他の機能ブロックを含めた小信号解析によるトランジスタレベルシミュレーション結果から算術関数または数値モデルを用いてAHDLモデルを構成する。
特許請求の範囲
【請求項1】 少なくとも2つの機能ブロックを有するチップのシミュレーション方法であって、上記機能ブロック間相関に応じたアナログ的動作記述言語モデルを構成し、構成したアナログ的動作記述言語モデルに基づいてシミュレーションを行うチップのシミュレーション方法。
【請求項2】 近似しようとする機能ブロックをテブナン等価回路と見なし、その端子インピーダンスとして等価電圧源でアナログ的動作記述言語モデルを構成する請求項1記載のチップのシミュレーション方法。
【請求項3】 他の機能ブロックを含めた小信号解析によるトランジスタレベルシミュレーション結果から算術関数または数値モデルを用いてアナログ的動作記述言語モデルを構成する請求項2記載のチップのシミュレーション方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、集積回路内の各機能ブロック間相関を考慮して生成されるアナログ的動作記述言語モデルを用いてチップレベルのシミュレーションを行う方法に関するものである。
【0002】
【従来の技術】チップレベルのシミュレーションは、各機能ブロックの詳細設計が終わった段階で、結線チェックの他、機能検証やバラツキ解析などに使われることが望ましい。とろこが、近年、コンピュータの性能の急速な向上が図られるに伴い、回路規模も大幅に大きくなっているため、チップレベルのシミュレーションは依然莫大な計算時間を必要とされている。したがって、機能検証やバラツキ解析はチップレベルではほとんど行われていないのが現状である。
【0003】その打開策として、近年開発されたアナログHDL(AHLD:Analog Hardware Description Language)を利用して、アナログ的な振る舞い(動作)を記述言語で表現し、シミュレーションの高速化を図る研究開発が活発になってきている(たとえば、文献〔1〕「G. Ruan: "A behavioral model of A/D convertersusing a mixed-mode simulator," IEEE Custom Integrated Circuits Conference, pp.5.7.1-5.7.4, 1990」、あるいは文献〔2〕「T. Koskinen and P. Y. K.Cheung:"Statistical and behavioural modelling of analogue integrated circuits," IEE Preceedings-G, vol.140, pp.171-176, 1993 」 参照)。
【0004】
【発明が解決しようとする課題】しかしながら、そのほとんどのアプローチは、機能ブロックを理想素子として扱い、または機能ブロック間相関を考慮しないため、当然のことながら、チップレベルのシミュレーションに精度の問題が生じる。一方、等価回路を用いたマクロモデリング技術(たとえば文献〔3〕「G. R.Boyle, B. M. Cohn, D. O. Pederson and J. E. Solomon:"Macromodeling of integrated circuit operational amplifiers," IEEE J. Sokid-State Circuits,vol.SC-9, pp.353-363, 1974」 参照)は昔から研究されてはいるが、オペアンプなど限られた回路しか作られていないので、チップレベルのシミュレーションには適さない。
【0005】本発明は、かかる事情に鑑みてなされたものであり、その目的は、短時間で精度の高いチップレベルのシミュレーションを行えるチップのシミュレーション方法を提供することにある。
【0006】
【課題を解決するための手段】上記目的を達成するため、本発明は、少なくとも2つの機能ブロックを有するチップのシミュレーション方法であって、上記機能ブロック間相関に応じたアナログ的動作記述言語モデルを構成し、構成したアナログ的動作記述言語モデルに基づいてシミュレーションを行う。
【0007】また、本発明のシミュレーション方法では、近似しようとする機能ブロックをテブナン等価回路と見なし、その端子インピーダンスとして等価電圧源でアナログ的動作記述言語モデルを構成する。
【0008】さらに、本発明のシミュレーション方法では、他の機能ブロックを含めた小信号解析によるトランジスタレベルシミュレーション結果から算術関数または数値モデルを用いてアナログ的動作記述言語モデルを構成する。
【0009】
【作用】本発明のシミュレーション方法によれば、複数の機能ブロックを有するチップの機能ブロック間相関に応じたアナログ的動作記述言語モデルが構成され、構成したアナログ的動作記述言語モデルに基づいてシミュレーションが行われる。そして、シミュレーションをするにあたっては、近似しようとする機能ブロックがテブナン等価回路と見なされ、その端子インピーダンスとして等価電圧源でアナログ的動作記述言語モデルが構成される。また、他の機能ブロックを含めた小信号解析によるトランジスタレベルシミュレーション結果から算術関数または数値モデルを用いてアナログ的動作記述言語モデルが構成される。
【0010】
【実施例】図1は本発明に係るICチップのシミュレーション方法の概要を説明するためのフローチャート、図2は本発明に係るブロック間相関を考慮したテブナン(Thevenin)等価回路の求め方を説明するための図、図3は本発明方法が適用されるICチップの具体的な構成例を示す図である。
【0011】本発明方法は、N個の機能ブロックを有するICチップの機能ブロック間相関に応じたAHDLモデルを構成し、構成したAHDLモデルに基づいてシミュレーションを行う。そして、シミュレーションをするにあたっては、近似しようとする機能ブロックをテブナン等価回路と見なし、その端子インピーダンスとして等価電圧源でAHDLモデルを構成し、また、他の機能ブロックを含めた小信号解析によるトランジスタレベルシミュレーション結果から算術関数または数値モデルを用いてAHDLモデルを構成する。以下、具体的な方法について、図1〜図3を参照しつつ順を追って説明する。
【0012】本発明方法の概要は、図1に示すように、まず、たとえば入力電圧範囲等、各機能ブロック端子仕様とその希望近似精度を入力する(ステップS1)。次に、テブナン等価回路のインピーダンスと電圧源を求めるために、トランジスタレベルにおいて回路シミュレーションを行い、サンプルデータを収集する(ステップS2)。次いで、そのサンプルデータを観察し、一般的な算術関数、または数値モデルで近似するかを設計者が判断して、近似モデルを構成する(ステップS3a,S3b)。そして、近似精度が満足すべきものであるか否かを判別する(ステップS4)。否定的な判別結果が得られれば、ステップS4の処理に移行してサンプル点を追加し(ステップS5)、ステップS3a,3bの処理に戻る。ステップS4の判別処理において、肯定的な結果が得られたならば、ステップS6の処理に移行して、各近似モデルによるAHLDモデルを生成し、所定のシミュレータを用いてチップレベルのシミュレーションを行う。
【0013】以下に、1.ブロック間相関を考慮したテブナン等価回路の求め方を図2に関連付けて、および、2.ICチップにおけるブロック間相関の考慮についてを図3に関連付けて、具体的に説明する。
【0014】1.ブロック間相関を考慮したテブナン等価回路の求め方ここでは、検討対象ICチップ10にはN個の機能ブロックを有し、そのk番目ブロックは、図2(a)に示すように、n入力ポートiin(1-n) とm出力ポートiout (1-m) を有することとする。この場合、回路理論により、その機能ブロックを「ブラックボックス(Black Box) 」と見なすと、図2(b)に示すようにテブナン等価回路で表せる。
【0015】各ポートの等価インピーダンスベクトルZは、以下に示した各要素の関数である。
【0016】
【数1】
Z=f(vin,iin,vout ,iout ,x,ξ)
・・・(1)
【0017】ただし、vin,iinはそれぞれ入力電圧と電流ベクトル、vout ,iout はそれぞれ出力電圧と電流ベクトル、xは他の機能ブロックと本ブロックとの相関関数を表す(たとえば、他のブロックからバイアス電圧をもらっている場合は、電圧となる)ものである。ξは電源電圧、温度およびプロセスパラメータ変動によるバラツキを表す量である。等価電圧源Vも同様に表せる。
【0018】
【数2】
V=g(vin,iin,vout ,iout ,x,ξ)
・・・(2)
【0019】Zの求め方としては、直流動作点において注目のポートにAC電流源を接続して、小信号解析を行いその端子電圧からインピーダンスを算出する。当然のことながら、このインピーダンス、すなわちf(・)は一般に非線形だけでなく、周波数の関数でもある。したがって、普通の算術関数で表せない場合は、内挿または回帰モデルといった数値モデルを用いてその特性を近似する必要がある。
【0020】一方、等価電圧源は、そのポートの開放電圧から算出する。ただし、他のブロックとの相関は、本ブロックと接続関係のあるブロックのみとする。トランジスタレベルでのシミュレーションを行うときに、その関係ブロックの入出力も考慮する。また、電源電圧やプロセスパラメータ変動によるバラツキもトランジスタレベルでのシミュレーションからその等価インピーダンスと等価電圧源に取り込む。
【0021】2.ICチップにおけるブロック間相関の考慮についての具体例図3のICチップ10は、5つの機能ブロック、具体的には、オペアンプブロック11、スイッチブロック12、ロジックオアブロック13、バイアスブロック14およびバッファブロック15を有している。また、TMはICチップ10の入出力端子を示している。このICチップ10においては、電源電圧VCCは端子TMVCC を介して全ての機能ブロック11〜15に供給されている。オペアンプブロック11には、端子TMIN,TNIN を介して入力信号INおよびその反転信号IN が入力される。そして、オペアンプ11の出力信号OPOUTおよび反転出力信号OPOUTはスイッチブロック12に入力される。また、オペアンプブロック11およびスイッチブロック12にはバイアスブロック14からのバイアス電圧VBIASが供給される。また、ロジックオアブロックの出力信号LOUTもスイッチブロック12に供給され、スイッチブロック12の出力信号SOUTおよび反転出力信号SOUTはバッファブロック15に供給される。そして、バッファブロック15の出力信号OUTおよび反転出力信号OUT が端子TOUT ,TOUT から出力される。
【0022】このような構成を有するICチップ10において、図1に示した手順に基づいて各ブロックのAHDLモデルが作成されることになるが、以下では、オペアンプブロック11の出力電圧に関するモデリングを例にしてブロック間相関の考慮について説明する。
【0023】このオペアンプブロック11は、バイアスブロック14からバイアス電圧VBIASを供給されて動作するものである。したがって、その出力信号OPOUTの電圧VOPOUT は、入力電圧(VIN−VIN )と電源電圧(Vcc)の関数だけでなく、そのバイアス電圧(VBIAS)の関数でもある。すなわち、出力信号OPOUTの電圧VOPOUT は、次式で与えられる。
【0024】
【数3】
OPOUT =Gain(VIN−VIN )+Voffset ・・・(3)
【0025】ただし、Gainは、アンプのゲインであり、電源電圧Vccとバイアス電圧VBIASに対して非線形のために、次式のように二次多項式という数値モデルを用いた近似を行った。
【0026】
【数4】
Gain=−0.09V2 cc+ 0.9Vcc+0.153 V2 BIAS+0.95VBIAS ・・・(4)
【0027】Voffsetは、出力電圧のオフセットであり、ゲインと同様に、二次多項式で以下のように近似した。
【0028】
【数5】
offset=−0.18V2 cc−0.19Vcc+ 0.3V2 BIAS−1.06VBIAS ・・・(5)
【0029】なお、以上の各定数は、オペアンプブロック11とバイアスブロック14を接続したまま、トランジスタレベルでシミュレーションを行って、抽出されたものである。このように、相互に関係あるブロックを調べ、そのAHDLモデルを作成することになる。
【0030】以上説明したように、本実施例によれば、N個の機能ブロックを有するICチップの機能ブロック間相関に応じたAHDLモデルを構成し、構成したAHDLモデルに基づいてシミュレーションを行い、シミュレーションをするにあたっては、近似しようとする機能ブロックをテブナン等価回路と見なし、その端子インピーダンスとして等価電圧源でAHDLモデルを構成し、また、他の機能ブロックを含めた小信号解析によるトランジスタレベルシミュレーション結果から算術関数または数値モデルを用いてAHDLモデルを構成するようにしたので、短いい計算時間で精度の高いチップレベルのシミュレーションを実現できる。
【0031】
【発明の効果】以上説明したように、本発明によれば、短時間で精度の高いチップレベルのシミュレーションを実現できる。その結果、設計段階での集積回路品質作り込みが可能となる等の利点がある。




 

 


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