米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 測定; 光学 -> 松下電器産業株式会社

発明の名称 テスト回路を内蔵した集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平9−26463
公開日 平成9年(1997)1月28日
出願番号 特願平8−86159
出願日 平成8年(1996)4月9日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 鎌田 剛弘
要約 目的


構成
特許請求の範囲
【請求項1】 印刷回路基板上に実装される集積回路であって、前記印刷回路基板上の配線への電気接続のための複数の信号端子と、前記複数の信号端子の各々を介して、前記印刷回路基板上の対応する配線が持つ浮遊容量をそれぞれ充電するための第1の回路手段と、前記第1の回路手段により充電される浮遊容量の差から、前記複数の信号端子が前記印刷回路基板上の配線に正常に電気接続されているかどうかを調べるための第2の回路手段とを備えたことを特徴とする集積回路。
【請求項2】 請求項1記載の集積回路において、前記第1の回路手段は、外部から供給されたテスト制御信号がテストモードを指定する場合には各々前記複数の信号端子のうちの対応する信号端子を介して前記印刷回路基板上の対応する配線が持つ浮遊容量へ充電電流を供給し、かつ前記テスト制御信号が非テストモードを指定する場合には各々ハイ・インピーダンス出力を保持するための複数のトライステートバッファを備えたことを特徴とする集積回路。
【請求項3】 請求項1記載の集積回路において、前記集積回路の本来の機能を実現するように前記複数の信号端子に内部接続された内部回路手段と、前記内部回路手段と前記複数の信号端子のうちの出力端子との間に介在し、外部から供給されたテスト制御信号がテストモードを指定する場合にはハイ・インピーダンス出力を保持し、かつ前記テスト制御信号が非テストモードを指定する場合には前記内部回路手段から前記出力端子へ信号を伝達するためのトライステートバッファとを更に備えたことを特徴とする集積回路。
【請求項4】 請求項1記載の集積回路において、前記第2の回路手段は、前記浮遊容量の充電に要する時間の差から、前記複数の信号端子のうちのいずれかの信号端子におけるオープン不良の半田付け欠陥を検知するための手段を備えたことを特徴とする集積回路。
【請求項5】 請求項1記載の集積回路において、前記第2の回路手段は、前記複数の信号端子の中にオープン不良の半田付け欠陥を有する信号端子が存在するかどうかを示す信号を出力するための手段を備えたことを特徴とする集積回路。
【請求項6】 請求項1記載の集積回路において、前記第2の回路手段は、前記複数の信号端子のうちオープン不良の半田付け欠陥を有する信号端子を特定する信号を出力するための手段を備えたことを特徴とする集積回路。
【請求項7】 請求項2記載の集積回路において、テストデータ信号をラッチし、かつ該ラッチしたテストデータ信号を前記複数のトライステートバッファの各々へ分配するための入力フリップフロップを更に備えたことを特徴とする集積回路。
【請求項8】 請求項2記載の集積回路において、各々テストデータ信号をラッチし、かつ各々該ラッチしたテストデータ信号を前記複数のトライステートバッファのうちの対応するトライステートバッファへ供給するための複数の入力フリップフロップを更に備えたことを特徴とする集積回路。
【請求項9】 請求項2記載の集積回路において、前記第2の回路手段は、各々前記複数のトライステートバッファのうちの対応するトライステートバッファの入力遷移時刻と、該トライステートバッファの出力遷移時刻との時間間隔を表わすパルス幅を有する論理信号を供給するための複数の論理ゲートを備えたことを特徴とする集積回路。
【請求項10】 請求項9記載の集積回路において、前記第2の回路手段は、前記複数の論理ゲートの各々から供給された論理信号の論理積信号を供給するためのANDゲートと、前記ANDゲートから供給された論理積信号をラッチし、かつ該ラッチした論理積信号を外部へ出力するための出力フリップフロップとを更に備えたことを特徴とする集積回路。
【請求項11】 請求項9記載の集積回路において、前記第2の回路手段は、各々前記複数の論理ゲートのうちの対応する論理ゲートから供給された論理信号をラッチし、かつ各々該ラッチした論理信号を外部へ出力するための複数の出力フリップフロップを更に備えたことを特徴とする集積回路。
【請求項12】 印刷回路基板上に実装される集積回路であって、前記印刷回路基板上の配線への電気接続のための複数の信号端子と、外部から供給されたテスト制御信号がテストモードを指定する場合には各々前記複数の信号端子のうちの対応する信号端子を介して前記印刷回路基板上の対応する配線が持つ浮遊容量へ充電電流を供給し、かつ前記テスト制御信号が非テストモードを指定する場合には各々ハイ・インピーダンス出力を保持するための複数のトライステートバッファと、テストデータ信号を第1のテストクロック信号に同期してラッチし、かつ該ラッチしたテストデータ信号を前記複数のトライステートバッファの各々へ分配するための入力フリップフロップと、各々前記複数のトライステートバッファのうちの対応するトライステートバッファの入力遷移時刻と、該トライステートバッファの出力遷移時刻との時間間隔を表わすパルス幅を有する論理信号を供給するための複数の論理ゲートと、前記複数の論理ゲートの各々から供給された論理信号の論理積信号を供給するためのANDゲートと、前記ANDゲートから供給された論理積信号を第2のテストクロック信号に同期してラッチし、かつ該ラッチした論理積信号を外部へ出力するための出力フリップフロップとを備えたことを特徴とする集積回路。
【請求項13】 請求項12記載の集積回路において、前記集積回路の本来の機能を実現するように前記複数の信号端子に内部接続された内部回路手段と、前記内部回路手段と前記複数の信号端子のうちの出力端子との間に介在し、前記テスト制御信号がテストモードを指定する場合にはハイ・インピーダンス出力を保持し、かつ前記テスト制御信号が非テストモードを指定する場合には前記内部回路手段から前記出力端子へ信号を伝達するためのトライステートバッファとを更に備えたことを特徴とする集積回路。
【請求項14】 請求項12記載の集積回路において、前記テスト制御信号が非テストモードを指定する場合には前記入力フリップフロップと前記出力フリップフロップとを互いにシリアルに接続するための回路手段を更に備えたことを特徴とする集積回路。
【請求項15】 印刷回路基板上に実装される集積回路であって、前記印刷回路基板上の配線への電気接続のための複数の信号端子と、外部から供給されたテスト制御信号がテストモードを指定する場合には各々前記複数の信号端子のうちの対応する信号端子を介して前記印刷回路基板上の対応する配線が持つ浮遊容量へ充電電流を供給し、かつ前記テスト制御信号が非テストモードを指定する場合には各々ハイ・インピーダンス出力を保持するための複数のトライステートバッファと、各々前記複数のトライステートバッファのうちの対応するトライステートバッファの入力遷移時刻と、該トライステートバッファの出力遷移時刻との時間間隔を表わすパルス幅を有する論理信号を供給するための複数の論理ゲートと、外部から供給されたテストクロック信号を遅延させるための遅延回路と、前記テストクロック信号と前記遅延回路の出力信号との排他的論理和信号を内部クロック信号として供給するためのイクスクルーシブORゲートと、前記テストクロック信号の論理値に応じて、各々前記複数の論理ゲートのうちの対応する論理ゲートから供給された論理信号と、自己生成されたテストデータ信号とのいずれかを選択するための複数のセレクタと、各々前記複数のセレクタのうちの対応するセレクタにより選択された信号を前記イクスクルーシブORゲートから供給された内部クロック信号に同期してラッチし、かつ該ラッチした信号を前記複数のトライステートバッファのうちの対応するトライステートバッファへ供給するための複数のフリップフロップとを備えたことを特徴とする集積回路。
【請求項16】 請求項15記載の集積回路において、前記集積回路の本来の機能を実現するように前記複数の信号端子に内部接続された内部回路手段と、前記内部回路手段と前記複数の信号端子のうちの出力端子との間に介在し、前記テスト制御信号がテストモードを指定する場合にはハイ・インピーダンス出力を保持し、かつ前記テスト制御信号が非テストモードを指定する場合には前記内部回路手段から前記出力端子へ信号を伝達するためのトライステートバッファとを更に備えたことを特徴とする集積回路。
【請求項17】 請求項15記載の集積回路において、前記複数のフリップフロップは、各々前記ラッチした信号の反転信号を前記自己生成されたテストデータ信号として前記複数のセレクタのうちの対応するセレクタへ供給する機能を更に備えたことを特徴とする集積回路。
【請求項18】 請求項15記載の集積回路において、前記テスト制御信号が非テストモードを指定する場合には前記複数のフリップフロップを互いにシリアルに接続するための回路手段を更に備えたことを特徴とする集積回路。
発明の詳細な説明
【0001】
【発明の属する技術分野】本発明は、印刷回路基板(PCボード)上に実装される集積回路に関し、特に信号端子のオープン不良を検知するためのテスト回路を内蔵した集積回路に関するものである。
【0002】
【従来の技術】リード挿入型の複数の集積回路が実装されるPCボードは、個々の集積回路の複数のリード(外部端子)にそれぞれ対応した複数のスルーホールと、個々のスルーホールに電気接続されるようにパターン形成された複数の印刷配線とを有するものである。個々の集積回路のリードが対応スルーホールに挿入され、かつ全ての挿入箇所に半田付けが施されることにより、個々のリードと印刷配線との電気接続が達成される。ところが、PCボード上にオープン不良、ショート不良などの半田付け欠陥が生じることがある。オープン不良は、半田供給不足などから生じる欠陥であって、意に反してリードと印刷配線との間が電気的にオープン状態となるものである。ショート不良は、半田の過剰供給などから生じる欠陥であって、意に反して複数の印刷配線が互いに電気的にショートされるものである。このような半田付け欠陥は、表面実装技術などの他のパッケージング技術を採用した集積回路をPCボード上に実装する際にも生じ得る。
【0003】従来、PCボード上の集積回路の半田付け欠陥を検出するために、イン・サーキット・テスタが用いられてきた。この場合、イン・サーキット・テスタの複数のプローブピンがテスト対象集積回路の周囲の配線にそれぞれ接触させられる。そして、一部のプローブピンから集積回路の入力端子にテストデータ信号が供給され、該集積回路の出力端子から得られる信号が他のプローブピンからテスト結果信号としてイン・サーキット・テスタに取り込まれ、該取り込まれた信号が期待値と比較される。この比較の結果から、半田付け欠陥の有無が判定される。ところが、1枚のPCボード上に多数の集積回路が高密度実装される状況や、PCボードが多層化された配線を有する状況では、物理的にプローブピンを配線に接触させ得ないことがあるので、イン・サーキット・テスタの利用が不可能になりつつある。
【0004】そこで、米国特許第5,084,874号などに開示されているバウンダリ・スキャン・テスト(BST)の技術を半田付け欠陥の検出に利用することが考えられる。BST技術によれば、PCボード上で複数の印刷配線を介して互いに接続された2個の集積回路の各々の中に複数のバウンダリ・スキャン・セル(BSC)からなるテスト回路が設けられる。そして、一方の集積回路に内蔵されたテスト回路は、該集積回路の対応出力端子を介して、それぞれ印刷配線上にテストデータ信号を供給する。個々の印刷配線上の信号は、他方の集積回路の対応入力端子を介して、該集積回路に内蔵されたテスト回路にテスト結果信号として取り込まれる。全てのBSCは、あるモードにおいて互いにシリアルに接続される。したがって、テストデータ信号の付与と、テスト結果信号の観測とがスキャン動作により達成され、テストデータ信号とテスト結果信号との比較により半田付け欠陥の有無が判定される。
【0005】
【発明が解決しようとする課題】上記従来のBST技術を利用した半田付け欠陥の検出は、PCボード上で互いに接続された2個の集積回路の各々が複数のBSCからなるテスト回路を内蔵していることを前提としたものであった。したがって、一方の集積回路がテスト回路を内蔵していない場合には、他方の集積回路がテスト回路を内蔵していても、半田付け欠陥の検出を達成し得ないという問題があった。また、ある集積回路の信号端子にトランジスタ、ダイオードなどのディスクリートな能動素子、あるいはトランス、コンデンサなどの受動素子が接続されている場合には、これらの素子はテスト回路を内蔵し得ないので、集積回路がテスト回路を内蔵していても、該集積回路の信号端子の半田付け欠陥を検出することはできない。したがって、従来はPCボード全体における半田付け欠陥の高い検出率を望めなかった。
【0006】本発明の目的は、集積回路に内蔵されたテスト回路のみで、該集積回路がPCボード上でどのような素子に接続されるかに関わりなく、該集積回路の信号端子のオープン不良を検知できるようにすることにある。
【0007】
【課題を解決するための手段】上記の目的を達成するため、本発明は、PCボード上において集積回路の信号端子が印刷配線に正常に電気接続されているときと、電気接続されていないときとの負荷容量の差から、該信号端子のオープン不良を検知することとしたものである。
【0008】配線の電気特性を表わす量として、抵抗、インダクタンス及び浮遊容量が挙げられる。このうち、測定の容易さから浮遊容量を選択するのがよい。配線が持つ浮遊容量Cへの充電を行なう場合の充電電流I(t)と充電電圧V(t)との関係は、I(t)=C×dV(t)/dtで表現される。ここに、tは時間である。したがって、浮遊容量の差は、充電時間の差、充電電流の差、あるいは充電電圧の差として検出することが可能である。このうち、測定の簡便さから充電時間の差を選択するのがよい。すなわち、浮遊容量の充電に要する時間の差から、信号端子のオープン不良を検知することとする。
【0009】具体的には、集積回路の中に、テストモードにおいて各々対応する信号端子を介してPCボード上の対応する配線が持つ浮遊容量へ充電電流を供給するための複数のトライステートバッファを設ける。該複数のトライステートバッファの各々における信号遅延時間は浮遊容量の差を反映するので、各々対応するトライステートバッファの入力遷移時刻とその出力遷移時刻との時間間隔を表わすパルス幅を有する論理信号を供給するための複数のイクスクルーシブORゲートを、集積回路の中に更に設ける。
【0010】
【発明の実施の形態】以下、本発明に係るテスト回路を内蔵した集積回路の具体例について、図面を参照しながら説明する。
【0011】図1は、本発明に係る集積回路の構成例を示している。図1の集積回路10は、第1及び第2の入力端子IN1,IN2と、1個の出力端子OUTと、5個のテスト端子TDI,TDO,TCTL,TCK1,TCK2とを備えている。この集積回路10がPCボード上に実装されるとき、3個の信号端子IN1,IN2,OUTは各々PCボード上の対応する配線に半田付けによって電気接続される。図1中のCは、各配線が持つ浮遊容量を示している。11は、集積回路10の本来の機能を実現するように3個の端子IN1,IN2,OUTに内部接続された内部論理(アプリケーション・ロジック)である。内部論理11と出力端子OUTとの間には、テスト制御信号TCTLがテストモードを指定する場合(TCTL=1)にはハイ・インピーダンス出力を保持し、かつテスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には内部論理11から出力端子OUTへ信号を伝達するためのトライステートバッファ12が介在している。なお、図1の例では説明の便宜を考慮して信号端子の数を3としているが、この数に限定されるものではない。
【0012】図1の集積回路10に内蔵されたテスト回路は、第1及び第2のDフリップフロップ21,26と、第1、第2及び第3のトライステートバッファ22a,22b,22cと、第1、第2及び第3のイクスクルーシブORゲート23a,23b,23cと、1個のANDゲート24と、1個のセレクタ25とを備えている。
【0013】第1のDフリップフロップ21は、テストデータ信号TDIを第1のテストクロック信号TCK1の立ち上がり遷移に同期してラッチし、かつ該ラッチした信号を3個のトライステートバッファ22a,22b,22cへ分配するための入力フリップフロップである。3個のトライステートバッファ22a,22b,22cの共通の入力信号をDIとする。
【0014】第1のトライステートバッファ22aは第1の入力端子IN1へ信号DOaを、第2のトライステートバッファ22bは第2の入力端子IN2へ信号DObを、第3のトライステートバッファ22cは出力端子OUTへ信号DOcをそれぞれ出力するものである。テスト制御信号TCTLがテストモードを指定する場合(TCTL=1)には、第1のトライステートバッファ22aは第1の入力端子IN1を介して、第2のトライステートバッファ22bは第2の入力端子IN2を介して、第3のトライステートバッファ22cは出力端子OUTを介してそれぞれPCボード上の対応する配線が持つ浮遊容量Cへ微小な充電電流を供給する。テスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には、3個のトライステートバッファ22a,22b,22cがいずれもハイ・インピーダンス出力を保持する。第1のイクスクルーシブORゲート23aは、第1のトライステートバッファ22aの入力信号DIの立ち上がり遷移時刻と、第1のトライステートバッファ22aの出力信号DOaの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号XORaを供給する。第2のイクスクルーシブORゲート23bは、第2のトライステートバッファ22bの入力信号DIの立ち上がり遷移時刻と、第2のトライステートバッファ22bの出力信号DObの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号XORbを供給する。第3のイクスクルーシブORゲート23cは、第3のトライステートバッファ22cの入力信号DIの立ち上がり遷移時刻と、第3のトライステートバッファ22cの出力信号DOcの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号XORcを供給する。
【0015】ANDゲート24は、3つの論理信号XORa,XORb,XORcの論理積信号ANDを供給するものである。セレクタ25は、テスト制御信号TCTLがテストモードを指定する場合(TCTL=1)には論理積信号ANDを、テスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には第1のDフリップフロップ21の出力信号をそれぞれ第2のDフリップフロップ26へデータ信号として供給するものである。第2のDフリップフロップ26は、セレクタ25から供給されたデータ信号を第2のテストクロック信号TCK2の立ち上がり遷移に同期してラッチし、かつ該ラッチした信号をテスト結果信号TDOとして出力するための出力フリップフロップである。
【0016】図2は、上記集積回路10のテスト動作(TCTL=1)を示している。ここで、2個の入力端子IN1,IN2は半田付け欠陥を有さず、出力端子OUTはオープン不良の半田付け欠陥を有するものとする。テストデータ入力信号TDIの論理値を1に設定した上で、時刻T1において第1のテストクロック信号TCK1を立ち上げると、第1のDフリップフロップ21の出力信号が論理値0から論理値1へ遷移する。つまり、3個のトライステートバッファ22a,22b,22cの共通の入力信号DIが立ち上がり遷移する。2個の入力端子IN1,IN2は半田付け欠陥を有しないので、第1及び第2のトライステートバッファ22a,22bは各々浮遊容量Cへ微小な充電電流を供給する。第1のトライステートバッファ22aにおける信号遅延時間は、バッファ固有のゲート遅延時間Tgと、配線が持つ浮遊容量Cに依存した配線遅延時間Twとの和となる。第2のトライステートバッファ22bにおいても同様である。一方、出力端子OUTはオープン不良の半田付け欠陥を有するので、第3のトライステートバッファ22cは浮遊容量Cへの充電電流の供給を行なわない。したがって、第3のトライステートバッファ22cにおける信号遅延時間は、バッファ固有のゲート遅延時間Tgと一致する。つまり、図2に示すように、第3のトライステートバッファ22cの出力信号DOcが時刻T2において立ち上がり遷移した後に、第1及び第2のトライステートバッファ22a,22bの出力信号DOa,DObが時刻T3において立ち上がり遷移することとなる。この結果、第1及び第2のイクスクルーシブORゲート23a,23bから供給される論理信号XORa,XORbはパルス幅Tg+Twを有し、第3のイクスクルーシブORゲート23cから供給される論理信号XORcはパルス幅Tgを有する。つまり、ANDゲート24から供給される論理積信号ANDは、パルス幅Tgを有する。
【0017】配線遅延時間Twは、Tw=C×Tcで表わされる。ここに、Tcは単位容量当たりの遅延時間であり、例えば10ns/pFに設定される。この場合には、浮遊容量Cが1pFであっても、信号DOcの立ち上がり遷移時刻T2と、信号DOa,DObの立ち上がり遷移時刻T3との間に、10nsもの時間差ができる。そして、時刻T2と時刻T3との間の時刻Tmにおいて、第2のテストクロック信号TCK2が立ち上げられる。時刻Tmでは論理積信号ANDの論理値が既に0になっているので、第2のDフリップフロップ26が論理値0をラッチする結果、テスト結果信号TDOが「オープン不良あり」を示す論理値0となる。このテスト結果信号TDOは、時刻T4において観測される。2個の入力端子IN1,IN2と1個の出力端子OUTとのいずれもが半田付け欠陥を有しない場合には、図2中に想像線(二点鎖線)で示すように、時刻T4におけるテスト結果信号TDOが「オープン不良なし」を示す論理値1となる。
【0018】以上のとおり、図1の集積回路10によれば、該集積回路10に内蔵されたテスト回路のみで、3個の信号端子IN1,IN2,OUTの中にオープン不良を有する信号端子が存在するかどうかを検知できる。すなわち、PCボード上の集積回路10の半田付け欠陥に関する、いわゆるGO/NGテストを容易に実現できるものである。
【0019】図3は、本発明に係る4個の集積回路を含む複数の回路要素を実装したPCボードの例を示している。図3のPCボード5には、各々図1中の構成を拡張したテスト回路を内蔵した第1、第2、第3及び第4の集積回路10a,10b,10c,10dと、メモリ15と、トランス16と、トランジスタ群17と、ディジタル・アナログコンバータ(DAC)18と、発光ダイオード(LED)群19とが実装されている。4個の集積回路10a,10b,10c,10dは、それぞれ6個の信号端子と、5個のテスト端子TDI,TDO,TCTL,TCK1,TCK2とを備えている。PCボード5は、7個の信号端子と、5個のテスト端子TDI,TDO,TCTL,TCK1,TCK2とを備えている。各々外部からPCボード5に供給されるテスト制御信号TCTL、第1のテストクロック信号TCK1及び第2のテストクロック信号TCK2は、4個の集積回路10a,10b,10c,10dの各々に並列に供給される。テスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には、セレクタ25(図1参照)のはたらきにより、図3に示すように、PCボード5のテストデータ入力端子TDIとテスト結果出力端子TDOとの間に、4個の集積回路10a,10b,10c,10dに内蔵された合計8個のDフリップフロップ21,26が互いにシリアルに接続される。メモリ15及びDAC18は、いずれもテスト回路を内蔵していない集積回路である。トランス16、トランジスタ群17及びLED群19は、いずれもテスト回路を内蔵し得ない素子である。
【0020】図3のPCボード5によれば、4個の集積回路10a,10b,10c,10dの各々へのテストデータ信号の付与と、4個の集積回路10a,10b,10c,10dの各々のテスト結果信号の観測とが、従来のBST技術と同様のスキャン動作(TCTL=0)により達成される。この際、第1のテストクロック信号TCK1及び第2のテストクロック信号TCK2として、外部から同一のクロック信号が供給される。また、テストモードを指定するテスト制御信号TCTL(TCTL=1)が外部からPCボード5に供給されると、4個の集積回路10a,10b,10c,10dの各々の信号端子の浮遊容量に基づくオープン不良テストが実行される。具体的には、第1の集積回路10aの2個の信号端子、第3の集積回路10cの2個の信号端子及び第4の集積回路10dの2個の信号端子は各々印刷配線を介してメモリ15に接続されており、メモリ15はテスト回路を内蔵していないが、これらの信号端子は各々オープン不良検知が可能である。第1の集積回路10aの他の2個の信号端子、第2の集積回路10bの1個の信号端子及び第4の集積回路10dの他の2個の信号端子は、各々印刷配線を介してPCボード5の信号端子において開放されているが、各々オープン不良検知が可能である。第2の集積回路10bの他の1個の信号端子は印刷配線を介してトランス16に、第2の集積回路10bの他の4個の信号端子は各々印刷配線を介してトランジスタ群17の各々のベースに、第3の集積回路10cの他の4個の信号端子は各々印刷配線を介してLED群19の各々のアノードにそれぞれ接続されており、トランス16、トランジスタ群17及びLED群19はいずれもテスト回路を内蔵し得ない素子であるが、これらの信号端子も各々オープン不良検知が可能である。第1の集積回路10aの他の2個の信号端子と第4の集積回路10dの他の2個の信号端子とは、各々印刷配線を介して互いに接続されているが、各々オープン不良検知が可能である。したがって、図3の構成によれば、PCボード5の全体における半田付け欠陥の検出率が、従来のBST技術の場合に比べて大幅に向上する。
【0021】図4は、本発明に係る集積回路の他の構成例を示している。図4の集積回路30は、第1及び第2の入力端子IN1,IN2と、1個の出力端子OUTと、4個のテスト端子TDI,TDO,TCTL,TCLKとを備えている。この集積回路30がPCボード上に実装されるとき、3個の信号端子IN1,IN2,OUTは各々PCボード上の対応する配線に半田付けによって電気接続される。図4中のCは、各配線が持つ浮遊容量を示している。31は、集積回路30の本来の機能を実現するように3個の信号端子IN1,IN2,OUTに内部接続された内部論理(アプリケーション・ロジック)である。内部論理31と出力端子OUTとの間には、テスト制御信号TCTLがテストモードを指定する場合(TCTL=1)にはハイ・インピーダンス出力を保持し、かつテスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には内部論理31から出力端子OUTへ信号を伝達するためのトライステートバッファ32が介在している。なお、図4の例では説明の便宜を考慮して信号端子の数を3としているが、この数に限定されるものではない。
【0022】図4の集積回路30に内蔵されたテスト回路は、第1のイクスクルーシブORゲート41と、遅延回路42と、第1のセレクタ42と、第2、第3及び第4のセレクタ44a,44b,44cと、第5、第6及び第7のセレクタ45a,45b,45cと、第1、第2及び第3のDフリップフロップ46a,46b,46cと、第1、第2及び第3のトライステートバッファ47a,47b,47cと、第2、第3及び第4のイクスクルーシブORゲート48a,48b,48cとを備えている。
【0023】遅延回路42は、外部から供給されたテストクロック信号TCLKを一定時間ΔTだけ遅延させるための回路である。第1のイクスクルーシブORゲート41は、テストクロック信号TCLKと遅延回路42の出力信号との排他的論理和信号を内部クロック信号XORとして供給するものである。第1のセレクタ43は、テスト制御信号TCTLがテストモードを指定する場合(TCTL=1)には第1のイクスクルーシブORゲート41から供給された内部クロック信号XORを、テスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には外部から供給されたテストクロック信号TCLKをそれぞれ3個のDフリップフロップ46a,46b,46cへ供給するものである。
【0024】第2のセレクタ44aは、テストクロック信号TCLKの論理値が0である場合には第1のDフリップフロップ46aの反転出力信号を自己生成されたテストデータ信号として選択し、テストクロック信号TCLKの論理値が1である場合には第2のイクスクルーシブORゲート48aから供給された論理信号XORaを選択するものである。第5のセレクタ45aは、テスト制御信号TCTLがテストモードを指定する場合(TCTL=1)には第2のセレクタ44aにより選択された信号を、テスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には第2のDフリップフロップ46bの非反転出力信号をそれぞれ第1のDフリップフロップ46aへデータ信号として供給するものである。第1のDフリップフロップ46aは、第5のセレクタ45aから供給されたデータ信号を第1のセレクタ43から供給されたクロック信号の立ち上がり遷移に同期してラッチし、かつ該ラッチした信号を第1のトライステートバッファ47aへ供給するものである。第1のDフリップフロップ46aの非反転出力は、テスト結果出力端子TDOに接続されている。
【0025】第3のセレクタ44bは、テストクロック信号TCLKの論理値が0である場合には第2のDフリップフロップ46bの反転出力信号を自己生成されたテストデータ信号として選択し、テストクロック信号TCLKの論理値が1である場合には第3のイクスクルーシブORゲート48bから供給された論理信号XORbを選択するものである。第6のセレクタ45bは、テスト制御信号TCTLがテストモードを指定する場合(TCTL=1)には第3のセレクタ44bにより選択された信号を、テスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には第3のDフリップフロップ46cの非反転出力信号をそれぞれ第2のDフリップフロップ46bへデータ信号として供給するものである。第2のDフリップフロップ46bは、第6のセレクタ45bから供給されたデータ信号を第1のセレクタ43から供給されたクロック信号の立ち上がり遷移に同期してラッチし、かつ該ラッチした信号を第2のトライステートバッファ47bへ供給するものである。
【0026】第4のセレクタ44cは、テストクロック信号TCLKの論理値が0である場合には第3のDフリップフロップ46cの反転出力信号を自己生成されたテストデータ信号として選択し、テストクロック信号TCLKの論理値が1である場合には第4のイクスクルーシブORゲート48cから供給された論理信号XORcを選択するものである。第7のセレクタ45cは、テスト制御信号TCTLがテストモードを指定する場合(TCTL=1)には第4のセレクタ44cにより選択された信号を、テスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には外部からテストデータ入力端子TDIを介して供給された信号をそれぞれ第3のDフリップフロップ46cへデータ信号として供給するものである。第3のDフリップフロップ46cは、第7のセレクタ45cから供給されたデータ信号を第1のセレクタ43から供給されたクロック信号の立ち上がり遷移に同期してラッチし、かつ該ラッチした信号を第3のトライステートバッファ47cへ供給するものである。
【0027】第1のトライステートバッファ47aは第1の入力端子IN1へ信号DOaを、第2のトライステートバッファ47bは第2の入力端子IN2へ信号DObを、第3のトライステートバッファ47cは出力端子OUTへ信号DOcをそれぞれ出力するものである。テスト制御信号TCTLがテストモードを指定する場合(TCTL=1)には、第1のトライステートバッファ47aは第1の入力端子IN1を介して、第2のトライステートバッファ47bは第2の入力端子IN2を介して、第3のトライステートバッファ47cは出力端子OUTを介してそれぞれPCボード上の対応する配線が持つ浮遊容量Cへ微小な充電電流を供給する。テスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には、3個のトライステートバッファ47a,47b,47cがいずれもハイ・インピーダンス出力を保持する。第2のイクスクルーシブORゲート48aは、第1のトライステートバッファ47aの入力信号DIaの立ち上がり遷移時刻と、第1のトライステートバッファ47aの出力信号DOaの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号XORaを供給する。第3のイクスクルーシブORゲート48bは、第2のトライステートバッファ47bの入力信号DIbの立ち上がり遷移時刻と、第2のトライステートバッファ47bの出力信号DObの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号XORbを供給する。第4のイクスクルーシブORゲート48cは、第3のトライステートバッファ47cの入力信号DIcの立ち上がり遷移時刻と、第3のトライステートバッファ47cの出力信号DOcの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号XORcを供給する。
【0028】図4の集積回路30によれば、3個のDフリップフロップ46a,46b,46cの各々へのテストデータ信号の付与と、該3個のDフリップフロップ46a,46b,46cの各々にラッチされたテスト結果信号の観測とが、従来のBST技術と同様のスキャン動作(TCTL=0)により達成される。詳細に説明すると、テスト制御信号TCTLが非テストモードを指定する場合(TCTL=0)には、テストデータ入力端子TDIから、第7のセレクタ45c、第3のDフリップフロップ46c、第6のセレクタ45b、第2のDフリップフロップ46b、第5のセレクタ45a及び第1のDフリップフロップ46aを経てテスト結果出力端子TDOに至るスキャンパスが形成される。また、3個のDフリップフロップ46a,46b,46cの各々へ、外部から供給されたテストクロック信号TCLKがデータシフトのためのクロック信号として与えられる。
【0029】図5は、上記集積回路30のテスト動作(TCTL=1)を示している。ここで、2個の入力端子IN1,IN2は半田付け欠陥を有さず、出力端子OUTはオープン不良の半田付け欠陥を有するものとする。また、3個のDフリップフロップ46a,46b,46cの各々の非反転出力信号は、スキャン動作(TCTL=0)により、いずれも論理値0に予め設定されているものとする。したがって、テストクロック信号TCLKの論理値が0である間は、3個のDフリップフロップ46a,46b,46cの各々の反転出力信号が、各々論理値1の自己生成されたテストデータ信号として、該3個のDフリップフロップ46a,46b,46cの各々に供給される。
【0030】第1のイクスクルーシブORゲート41と、遅延回路42とは、テストクロック信号TCLKから内部クロック信号XORを生成する。生成された内部クロック信号XORは、図5に示すとおり、テストクロック信号TCLKの立ち上がり遷移時刻から始まる幅ΔTのパルスP1と、テストクロック信号TCLKの立ち下がり遷移時刻から始まる幅ΔTのパルスP2とを有するものである。
【0031】時刻T1においてテストクロック信号TCLKを立ち上げると、内部クロック信号XORのパルスP1の立ち上がり遷移に同期して、3個のDフリップフロップ46a,46b,46cの各々の非反転出力信号が、いずれも論理値0から論理値1へ遷移する。つまり、3個のトライステートバッファ47a,47b,47cの各々の入力信号DIa,DIb,DIcが、いずれも立ち上がり遷移する。2個の入力端子IN1,IN2は半田付け欠陥を有しないので、第1及び第2のトライステートバッファ47a,47bは各々浮遊容量Cへ微小な充電電流を供給する。第1のトライステートバッファ47aにおける信号遅延時間は、バッファ固有のゲート遅延時間Tgと、配線が持つ浮遊容量Cに依存した配線遅延時間Twとの和となる。第2のトライステートバッファ47bにおいても同様である。一方、出力端子OUTはオープン不良の半田付け欠陥を有するので、第3のトライステートバッファ47cは浮遊容量Cへの充電電流の供給を行なわない。したがって、第3のトライステートバッファ47cにおける信号遅延時間は、バッファ固有のゲート遅延時間Tgと一致する。つまり、図5に示すように、第3のトライステートバッファ47cの出力信号DOcが立ち上がり遷移した後に、第1及び第2のトライステートバッファ47a,47bの出力信号DOa,DObが立ち上がり遷移することとなる。この結果、第1及び第2のイクスクルーシブORゲート48a,48bから供給される論理信号XORa,XORbはパルス幅Tg+Twを有し、第3のイクスクルーシブORゲート48cから供給される論理信号XORcはパルス幅Tgを有する。
【0032】時刻T1から時間ΔT1だけ経過した時点でテストクロック信号TCLKが立ち下げられると、内部クロック信号XORのパルスP2の立ち上がり遷移に同期して、3つの論理信号XORa,XORb,XORcがそれぞれDフリップフロップ46a,46b,46cにラッチされる。ここに、Tg<ΔT1<Tg+Twである。したがって、信号DIaが「オープン不良なし」を示す論理値1に、信号DIbが「オープン不良なし」を示す論理値1に、信号DIcが「オープン不良あり」を示す論理値0になる。これらの信号DIa,DIb,DIcは、スキャン動作(TCTL=0)により、テスト結果出力端子TDOを介して観測される。なお、図5に示すように、時刻T2においてテストクロック信号TCLKを再度立ち上げ、更に時間ΔT2だけ経過した時点でテストクロック信号TCLKを立ち下げると、信号DIa,DIb,DIcの各々の論理値は全て0に戻る。ここに、Tg+Tw<ΔT2である。
【0033】以上のとおり、図4の集積回路30によれば、該集積回路30に内蔵されたテスト回路のみで、3個の信号端子IN1,IN2,OUTのうちのオープン不良を有する信号端子を特定できる。したがって、オープン不良箇所の修理を容易に行なえる利点がある。しかも、3個のDフリップフロップ46a,46b,46cの各々が、テストデータ信号の入力のための入力フリップフロップの機能と、テスト結果信号の出力のための出力フリップフロップの機能とを兼備しているので、テスト回路の規模が小さくなっている。また、テストデータ信号をラッチするためのパルスP1と、テスト結果信号をラッチするためのパルスP2とを有する内部クロック信号XORを第1のイクスクルーシブORゲート41と遅延回路42とで生成することとしたので、外部から1つのテストクロック信号TCLKを供給するだけでよいという利点が得られる。
【0034】なお、図1及び図4の例ではテストデータ信号の付与とテスト結果信号の観測とを従来のBST技術と同様のスキャン動作により達成することとしたが、これに限定されるものではない。また、本発明は、ディジタル集積回路に限らず、アナログ集積回路にも適用可能である。
【0035】
【発明の効果】以上説明してきたとおり、本発明によれば、PCボード上において集積回路の信号端子が印刷配線に正常に電気接続されているときと、電気接続されていないときとの負荷容量の差から、該信号端子のオープン不良を検知することとしたので、該集積回路がPCボード上でどのような素子に接続されるかに関わりなくオープン不良を検知できる。したがって、PCボード全体における半田付け欠陥の高い検出率を達成できる効果が得られる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013