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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−220482
公開日 平成7年(1995)8月18日
出願番号 特願平6−12483
出願日 平成6年(1994)2月4日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 森脇 信行 / 中根 譲治 / 中熊 哲治
要約 目的
強誘電体膜を電荷の蓄積キャパシタに用いた半導体記憶装置において、低消費電流、高速動作を実現する回路方式である。

構成
1本のワード線WL1または同WL2に接続された複数個のメモリセル群を任意の個数に分割し、分割されたメモリセル51,53または同52,54は1本の分割セルプレート線DCP1または同DCP2を共有し、分割セルプレート線は選択トランジスタT1または同T2を介してセルプレート線CPに接続し、選択トランジスタT1または同T2のゲートは前記ワード線WL1または同WL2により制御され、読み書き動作時に必要なセルプレートだけが選択的に駆動される。これにより負荷容量が低減し、低消費電流、高速動作を実現する。
特許請求の範囲
【請求項1】 少なくとも強誘電体膜で形成されたキャパシタをもつ複数個のメモリセルが共通の分割セルプレート線に接続され、前記分割セルプレート線はトランジスタを介してセルプレート線に接続されたメモリセル群を形成していることを特徴とする半導体記憶装置。
【請求項2】 前記メモリセル群は行方向にワード線を共通線とする他のメモリセル群と接続され、前記メモリセル群は列方向に前記セルプレート線を共通線とするメモリセル群が接続され、前記メモリセル群がマトリックスに形成されていることを特徴とする請求項1記載の半導体記憶装置。
【請求項3】 一方の電極が分割セルプレート線に接続された第1の容量と、前記第1の容量の他方に第1のトランジスタを介してビット線とワード線に接続されたメモリセルと、前記分割セルプレート線を共通線として前記メモリセルと同じ構成のメモリセルが接続され、前記分割セルプレート線は第2のトランジスタに接続され、前記第2のトランジスタが前記ワード線とセルプレート線に接続されていることを特徴とする半導体記憶装置。
【請求項4】 前記第2のトランジスタのしきい値電圧を前記第1のトランジスタのそれより低く設定してあることを特徴とする請求項3記載の半導体記憶装置。
【請求項5】 前記ワード線電位が半導体記憶素子に供給される電源電圧よりも高電圧に昇圧する回路が接続されていることを特徴とする請求項3記載の半導体記憶装置。
【請求項6】 共通のビット線と接続された第1の相補型のトランジスタが少なくとも強誘電体膜で形成されたキャパシタの一方の電極に接続され、前記第1の相補型のトランジスタは二つのワード線に接続され、前記キャパシタの他方の電極が分割セルプレート線に接続されており、前記分割セルプレート線と前記二つのワード線とセルプレート線とが接続された第2の相補型トランジスタとで構成されることを特徴とする半導体記憶装置。
【請求項7】 前記ワード線の一方には前記ワード線の他方に印加される信号の相補信号が入力されることを特徴とする請求項6記載の半導体記憶装置。
【請求項8】 強誘電体膜で形成されたキャパシタを持つメモリセルが、ワード線に接続され、特定の2本の前記ワード線間に接続されている前記メモリセルが電気的に共通となる分割セルプレート線で接続され、前記分割セルプレート線はトランジスタを介してセルプレート線に接続されていることを特徴とする半導体記憶装置。
【請求項9】 強誘電体膜で形成されたキャパシタを持つメモリセルが、ワード線とビット線とに接続され、特定の2本の前記ワード線と特定の2本の前記ビット線との間に接続されている前記メモリセルが電気的に共通となる分割セルプレート線で接続され、前記分割セルプレート線はトランジスタを介してセルプレート線に接続されていることを特徴とする半導体記憶装置。
【請求項10】 特定の2本の前記ワード線と特定の2本の前記ビット線との間に接続されている前記メモリセルの数が2個であることを特徴とする請求項9記載の半導体記憶装置。
【請求項11】 特定の2本の前記ワード線と特定の2本の前記ビット線との間に接続されている前記メモリセルの数が4個であることを特徴とする請求項9記載の半導体記憶装置。
【請求項12】 強誘電体膜で形成されたキャパシタを持つメモリセルが、ワード線に接続され、特定の2本の前記ワード線間に接続されている前記メモリセルが電気的に共通となる分割セルプレート線で接続され、前記分割セルプレート線はトランジスタを介してセルプレート線に接続されており、かつ前記トランジスタは前記2本のワード線の論理和を発生する論理回路に接続されていることを特徴とする半導体記憶装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、強誘電体膜を有するキャパシタを備えた半導体記憶装置に関するものである。
【0002】
【従来の技術】従来、半導体記憶装置において、内部に形成されたキャパシタに電荷を蓄積しその電荷の有無によりデータを記憶する方式の装置が主に用いられている。このような半導体記憶装置は、一般にダイナミック方式メモリ(以下DRAM)と呼ばれ、そのキャパシタの絶縁膜としてシリコン酸化膜が用いられてきた。近年、強誘電体からなる強誘電体膜をキャパシタの絶縁膜として用いることによりデータの記憶を不揮発にしようとする半導体記憶装置が知られている。
【0003】図8は強誘電体にかかる電圧とこの強誘電体の自己分極との関係を示しており、図8に示すように、強誘電体の分極状態の遷移はヒステリシス特性を示し、強誘電体にかかる電圧が零となった際にも強誘電体には残留分極Prが残る。このような強誘電体からなる強誘電体膜を半導体記憶装置のキャパシタの絶縁膜として用いると、電源が外された後もキャパシタにデータを保持することが可能となり、データの記憶の不揮発性を実現することができる。
【0004】以下、強誘電体膜を有するキャパシタを備えた従来の半導体記憶装置について、図面を用いて説明する。
【0005】始めに、上記従来の半導体記憶装置の構成を説明する。図7は上記従来の半導体記憶装置1を示す回路図である。図7において、半導体記憶装置1は、1ビットのデータを記憶するメモリセル2,3と、ダミーセル4,5と、センスアンプ6と、メモリセル2,3にデータをそれぞれ書き込んだり、メモリセル2,3からデータをそれぞれ読み出すためのビット線BLB1,BLB2と、メモリセル2,3をそれぞれ選択するためのワード線WLB1,WLB2と、セルプレート線CPBと、ダミーワード線DWL1,DWL2とを備えている。メモリセル2,3は強誘電体膜を持つメモリセルキャパシタC1,C2とMOSトランジスタT1,T2とをそれぞれ有している。同様に、ダミーセル4,5は強誘電体膜を持つダミーセルキャパシタC3,C4とMOSトランジスタT3,T4とをそれぞれ有している。メモリセルキャパシタC1,C2およびダミーセルキャパシタC3,C4のそれぞれの一電極はセルプレート線CPBと接続されており、MOSトランジスタT1,T2はメモリセルキャパシタC1,C2とビット線BLB1,BLB2とを選択時にそれぞれ接続し、MOSトランジスタT3,T4はダミーセルキャパシタC3,C4とビット線BLB2,BLB1とを選択時にそれぞれ接続する。
【0006】次に、以上のような半導体記憶装置1の書き込み動作を説明する。たとえば、メモリセル2にデータ“1”を書き込む場合には、まず、ビット線BLB1とワ−ド線、WLVIとに高レベルの電位を印加し、セルプレート線CPBに低レベルの電位を印加することにより、メモリセルキャパシタC1に正の電圧がかかり、メモリセルキャパシタC1の分極状態が図8の状態S1となる。次に、セルプレートCPBに印加される電位が高レベルに遷移することにより、メモリセルキャパシタC1にかかる電圧は零となり、メモリセルキャパシタC1の分極状態は図8の状態S2に遷移する。次に、セルプレート線CPB、ワード線WLB1、ビット線BLB1の順に印加される電位を低レベルに戻しても、メモリセルキャパシタC1の分極状態は図8の状態S2に留まる。このようにして、メモリセル2にデータ“1”が書き込まれ、メモリセルキャパシタC1の分極状態は電源を外しても変化することなく保持される。
【0007】また、メモリセル2にデータ“0”を書き込む場合には、まず、ビット線BLB1に低レベルの電位を印加し、ワード線WLB1に高レベルの電位を印加し、さらにセルプレート線CPBに低レベルの電位を印加する。次に、セルプレート線CPBに印加される電位を高レベルに遷移させることにより、メモリセルキャパシタC1には負の電圧がかかり、メモリセルキャパシタC1の分極状態は図8の状態S3となる。次に、セルプレート線CPB、ワード線WLB1の順に印加される電位が低レベルに戻れば、メモリセルキャパシタC1の分極状態は図8の状態S4となり、メモリセル2にデータ“0”が書き込まれる。メモリセルキャパシタC1の分極状態はデータ“1”が書き込まれた場合と同様に電源を外しても変化することなく保持される。
【0008】次に、半導体記憶装置1の読み出し動作を説明する。まず、読み出し動作に先立ってビット線BLB1,BLB2に低レベルの電位が印加される。そして、ワード線WLB1に高レベルの電位が印加されることにより、MOSトランジスタT51がオン状態となり、ビット線BLB1とメモリセルキャパシタC1とが接続される。このとき、メモリセルキャパシタC1にかかる電圧は零であり、メモリセルキャパシタC1の分極状態は、あらかじめ設定された図8の状態S2またはS4に保持されている。次に、セルプレート線CPBに印加される電位を高レベルに変化させることにより、メモリセルキャパシタC1には負の電圧がかかり、メモリセルキャパシタC1の分極状態は図8の状態S2またはS4から状態S3に遷移する。このとき、ビット線BLB1に現れる電位はメモリセル2にあらかじめ書き込まれたデータによって異なり、メモリセル2にデータ“1”が書き込まれていた場合には、メモリセルキャパシタC1の分極状態は図8の状態S2から状態S3に遷移し、メモリセルキャパシタC1から放出される電荷量は相対的に大きく、ビット線BLB1の電位は図9に示すような高い読み出し電位L1となる。一方、メモリセル2にデータ“0”が書き込まれていた場合には、メモリセルキャパシタC1の分極状態は図8の状態S4から状態S3に遷移し、メモリセルキャパシタC2から放出される電荷量はデータ“1”が書き込まれていた場合に比較して小さく、ビット線BLB1の電位は図9に示すような低い読み出し電位L2となる。そして、センスアンプ6が上記読み出し電位L1またはL2を受け取りデータが“1”であるか“0”であるかを判定する。
【0009】上記の従来例では、1個のトランジスタと1個の強誘電体キャパシタにより1個のメモリセルを形成している例を示した(以後1T1C型メモリセルと称する)。
【0010】つぎに2個のトランジスタと2個の強誘電体キャパシタにより1個のメモリセルを形成している例を図10に示す(アメリカ特許明細書第4,873,664号明細書参照)。以後このメモリセルを2T2C型メモリセルと称する。図10は、1ビットのデータを記憶するメモリセル10と、センスアンプ11と、メモリセル10にデータを書き込み、読み出すビット線12,13とメモリセル10を選択するためのワード線14と、セルプレート線15を示している。メモリセル10は強誘電体膜を持つキャパシタ16,17とMOSトランジスタ18,19を有している。メモリセルへのデータの書き込み、読み出し時のワード線、セルプレート線の動作は、前述の従来例の1T1C型メモリセルと同様であるが、ビット線2本を有することにより、高レベル、低レベルの相補型のデータを1個のメモリセルに書き込む点が異なる。たとえばメモリセル10に“1”データを書き込む場合、ビット線BITには高レベルを印加し、ビット線BITには低レベルを印加したのち、ワード線14、セルプレート線15をそれぞれ選択状態とすることにより、強誘電体キャパシタ16,17はそれぞれ図8のS2,S4の状態に設定される。この状態は1T1C型メモリセルの場合と同様に電源を外しても保持される。読み出しを行なうには、この状態から前述の1T1C型メモリセルの場合と同様にワード線14を選択し、セルプレート線15を高状態にすることにより、ビット線BITには図10のL1レベルが、ビット線BITにはL2レベルが出力される。センスアンプ11がこのレベル差を検出して、データの読み出しが行なわれる。
【0011】上記の二つの従来例では、説明のため1個ないしは2個をデータの記憶する回路が示されているが、実際の半導体記憶素子では、多数のデータを記憶するために、前述のメモリセルをアレイ状に配列する必要がある。図11にアレイ配置の一例を示す。36a,36b,36c,36dはそれぞれワード線を示し、38a,38b,38c,38dはそれぞれセルプレート線を示し、30a,32a,30b,32b,30c,32c,30d,32dはそれぞれビット線対を示し、34a,34b,34c,34dはそれぞれセンスアンプを示し、20a,20b,20c,20d,20f,20gはそれぞれメモリセルを示す。図12では縦横4個ずつのアレイ配置を示しており、ワード線はそれぞれ4個のメモリセルに接続し、セルプレート線もそれぞれ4個のメモリセルに接続し、ビット線対もそれぞれ4個のメモリセルに接続している。セルプレート信号は図中の16ケのメモリセルすべてを同時に駆動することも可能であるが、図11の実施例では、セルプレート線はワード線と同じ単位でメモリアレイを分割し、ワード線と同一方向に配置されており、ワード線方向の4個のメモリセルが同時に選択されデータの書き込み、読み出しが行なわれる。
【0012】セルプレートをワード線と直行する方向に配置しメモリアレイを分割することも可能であり、図12にメモリアレイをワード線と直行する方向に分割した例を示す。40a,40b,40c,40dはそれぞれワード線を示し、41a,41b,41c,41dはそれぞれビット線もしくはビット線対を示し、42a,42b,42c,42dはそれぞれセルプレート線を示し、43a,43b,43c,43dはそれぞれメモリセルを示し、45はセンスアンプブロックを示す。
【0013】図12でも縦横4個ずつのメモリセルのアレイ配置を示している。この例では選択されたワード線と選択されたセルプレート線が交差するメモリセルのみが選択状態となり、データの書き込み読み出しが行なわれる。
【0014】
【発明が解決しようとする課題】ところで図11の実施例のメモリアレイ配置ではセルプレート線がワード線と同じ単位で配置されているので1本のワード線を選択したとき、そのワード線につながるメモリセルはセルプレートも選択され、メモリセルからデータが読み出される。メモリセルからの読み出し動作は破壊読み出しであるため、これらの選択されたメモリセルに対してセンスアンプによる再書き込みが行なわれなければならない。このため、選択されたメモリセルにビット線を通じてつながるセンスアンプ34a,34b,34c,34dはすべて活性化されなければならない。これは消費電流の増大を招く結果となる。
【0015】また、セルプレート線はワード線方向のすべてのメモリセルを駆動しているが、セルプレートが駆動する強誘電体キャパシタの容量は通常のダイナミック方式の半導体メモリで用いられるシリコン酸化膜で形成されるキャパシタに比べてきわめて大きく、セルプレート線につながる負荷容量が過大になる。セルプレート信号を適切な速度で駆動するためには駆動能力の大きなMOSトランジスタを用いる必要があり、消費電流、レイアウト面積が増大するという問題点がある。
【0016】図12の例では、セルプレート信号はワード線と直行するように配置されメモリアレイを分割しているので、選択されたセルプレート線により活性化されるビット線につながったセンスアンプのみ動作すればよく、センスアンプによる消費電流の増大は少ない。しかしながら、セルプレート線はビット線方向のすべてのメモリセルを駆動する点では、図11のメモリアレイ配置と同様であり、セルプレート線につながる負荷容量はきわめて大きく、やはり駆動能力の大きなMOSトランジスタを用いる必要があり、消費電流、レイアウト面積が増大するという問題点がある。
【0017】本発明は上記に鑑みなされたものであって、セルプレート信号の負荷容量を軽減し、消費電流、レイアウト面積の低減を図ることを目的とする。
【0018】
【課題を解決するための手段】上記の目的を達成するため、本発明の半導体記憶装置は、少なくとも強誘電体膜で形成されたキャパシタを持つメモリセルが電気的に共通となる分割セルプレート線で接続され、前記分割セルプレート線はトランジスタを介してセルプレート線に接続されている。
【0019】また、強誘電体膜で形成されたキャパシタを持つメモリセルが、ワード線とビット線とに接続され、特定の2本の前記ワード線と特定の2本の前記ビット線との間に接続されている前記メモリセルが電気的に共通となる分割セルプレート線で接続され、前記分割セルプレート線はトランジスタを介してセルプレート線に接続されている。
【0020】また、特定の2本の前記ワード線と特定の2本の前記ビット線との間に接続されている前記メモリセルの数が2個である。
【0021】また、特定の2本の前記ワード線と特定の2本の前記ビット線との間に接続されている前記メモリセルの数が4個である。
【0022】また、強誘電体膜で形成されたキャパシタを持つメモリセルが、ワード線に接続され、特定の2本の前記ワード線間に接続されている前記メモリセルが電気的に共通となる分割セルプレート線で接続され、前記分割セルプレート線はトランジスタを介してセルプレート線に接続されており、かつ前記トランジスタは前記2本のワード線の論理和を発生する論理回路に接続されている。
【0023】
【作用】上記のような構成および動作の半導体記憶装置にすることにより、セルプレート信号駆動回路の負荷容量を低減し、動作電流の低減および高速動作が可能な半導体記憶装置となる。
【0024】
【実施例】以下、本発明の第1の実施例について、図面を参照して説明する。
【0025】始めに、本実施例の構成を説明する。図1は本実施例の半導体記憶装置50を示す回路図である。図1において、半導体記憶装置50は1ビットのデータを記憶するメモリセル51,52,53,54と、各メモリセルにデータをそれぞれ書き込み、各メモリセルからそれぞれデータを読み出すためのビット線BL1,BL2,BL7,BL8と、各メモリセルをそれぞれ選択するためのワード線WL1,WL2と、選択されるメモリセルの強誘電体キャパシタの一方の電極に共通につながる分割セルプレート線DCP1,DCP2と、セルプレート線CPと、セルプレート線と各分割セルプレート線を選択的に接続する転送トランジスタT1,T2と、センスアンプとを備えている。メモリセル51,52,53,54はそれぞれ強誘電体膜を持つメモリキャパシタC11,C12,C41,C42とMOSトランジスタT11,T12,T41,T42を有している。メモリキャパシタC11,C41のそれぞれの一方の電極は分割セルプレート線DCP1に接続されており、メモリキャパシタC12,C42のそれぞれの一方の電極は分割セルプレート線DCP2に接続されている。MOSトランジスタT11,T12,T41,T42はメモリセルキャパシタC11,C12,C41,C42とビット線BL1,BL2,BL7,BL8とを選択時にそれぞれ接続する。
【0026】なお、図1ではワード線WL1に対して、トランジスタT1で制御される分割セルプレート線DCP1の1本が配置している例を示しているが、実際の半導体記憶装置のレイアウトの一例を図2に示す。図2において、11,1N、K1,KN、はそれぞれ一時に選択されるメモリセル群を示す。各メモリセル群はM個の強誘電体キャパシタを有するメモリセルと、各メモリセルの強誘電体キャパシタの一方の電極に共通につながる分割セルプレート線からなり、たとえばメモリセル群11はC111〜C11MのM個のメモリセルと、分割セルプレート線DCP11とからなる。WL1〜WLNは複数N本のワード線を示し、BL11〜BL1M、およびBLK1〜BLKMはそれぞれ複数M本のビット線を示す。このように1本のワード線に対して複数のセルプレート線と複数の分割セルプレート線が配置され、セルプレート線は適切な信号によりデコードされ選択的に活性化し所定のメモリセルを選択する。
【0027】次に、メモリセル51にデータ“1”を書き込み、メモリセル51にデータ“0”を書き込む場合の半導体記憶装置50の動作を説明する。以下の動作説明では高レベルはVccレベル、低レベルはGNDレベルであるとして説明する。ワード線WL1,WL2、およびビット線BL1,BL2,BL7,BL8、およびセルプレート線CP、および分割セルプレート線DCP1,DCP2、はすべてGNDレベルにあるとする。まず、“1”データを書き込むメモリセル51につながるビット線BL1にVccレベルを印加し、“0”データを書き込むメモリセル53につながったビット線BL7にGNDレベルを印加する。つぎに、ワード線WL1をVccにすることによりメモリセル51,53のトランジスタT11,T41を活性化して、ビット線BL1,BL7と強誘電キャパシタC11,C41とをそれぞれ接続する。これによりキャパシタC11には正方向の電界がかかり、図8のS1の状態に遷移し、キャパシタC41には電界が印加されず、状態の遷移がない。また、ワード線WL1がVccレベルとなることにより、セルプレート線CPと分割セルプレート線DCP1とを接続する転送トランジスタT1はオン状態となる。次に、セルプレート線CPをVccレベルとすることにより、転送トランジスタを通じて分割セルプレート線DCP1もVccレベルに持ち上げられる。これによりメモリセルキャパシタC11の両電極はVccレベルとなり、図8のS2の状態に遷移し、メモリセルキャパシタC41には逆方向電界が印加されて、図8のS3の状態に遷移する。次に、セルプレート線をGNDレベルに戻すと、転送トランジスタT1を通じて分割セルプレート線DCP1もGNDレベルとなり、メモリセルキャパシタC11には正方向電界が印加されて、図8のS1の状態に戻る。同時にメモリセルキャパシタC41の両電極はGNDレベルとなり、両極間の電界はゼロとなって、図8のS4の状態に遷移する。次に、ワード線WL1をGNDレベルに戻してビット線BL1,BL7とメモリセル51,53とのそれぞれの接続を解除した後、ビット線BL1,BL7をGNDレベルに戻すことにより、書き込み動作が完了する。書き込み動作完了直後、メモリセル51のキャパシタC11は図8のS1の状態にあるが、トランジスタT11にリーク電流成分が存在するために時間経過とともにキャパシタ電極間の電位は低下して、図8のS2の状態で安定する。こうしてメモリセル51のキャパシタC11は図8のS2状態に設定され、メモリセル53のキャパシタC41は図8のS4の状態に設定されデータが書き込まれた。
【0028】次にメモリセル51,53からデータを読み出す時の読み出し動作について説明する。書き込み時と同様にワード線WL1,WL2と、ビット線BL1,BL2,BL7,BL8と、セルプレート線CPと、分割セルプレート線DCP1,DCP2はすべてGNDレベルにある。また、メモリセルのキャパシタC11は図8のS2の状態にあり、キャパシタC41は図8のS4の状態にあるものとする。
【0029】まずワード線WL1をVccレベルに上げることにより、メモリセル51,53のトランジスタT11,T41と、ビット線BL1,BL7とをそれぞれ接続する。また、同時に転送トランジスタT1によりセルプレート線CPと分割セルプレート線DCP1とが接続される。次に、セルプレート線CPをVccレベルに上げると、転送トランジスタT1を通して分割セルプレート線DCP1がVccレベルに上げられる。メモリセル51,53のキャパシタC11,C41にはそれぞれ負方向に電界が印加され、キャパシタC11は図8のS2の状態からS3の状態に遷移し、キャパシタC41は図3のS4の状態からS3の状態に遷移する。
【0030】この遷移に伴って電荷がメモリセルキャパシタからビット線に容量分割され、ビット線BL1,BL7に電位が現れる。ビット線BL1には図9のL1に相当する“1”データのレベルが現れ、ビット線BL7には図9のL2に相当する“0”データのレベルが現れる。これをセンスアンプ回路において適切なリファレンスレベルと比較することにより、“1”データあるいは“0”データと判別し、増幅データの読み出しが行われる。
【0031】以上説明したように、転送トランジスタT1を通してセルプレート信号が分割セルプレート線につながるメモリセルキャパシタのみを選択的に駆動するために、セルプレート信号の負荷容量は分割セルプレート線を用いない場合に比べて格段に小さくなり、セルプレート信号を駆動するための消費電流を低減することが可能となる。なおかつ高速にセルプレート信号を動作させることができる。
【0032】以上の説明ではワード線の高レベルをVccレベルとしたが、ワード線レベルをVccレベルとしたときには、ビット線にVccを与えて“1”データを書き込む場合に転送トランジスタのドレイン、ゲートが等しくVccレベルとなるためキャパシタにつながるソース電位はVccより、しきい値電圧(Vth)分低いレベルまでしか印加されない。このためにキャパシタに書き込まれる電圧が実行的に下がり、動作電圧範囲を狭くする。この対策として、ワード線レベルとして内部昇圧したレベル(Vppレベルと称する)を用いることにより、メモリセルのトランジスタT11,T41,T12,T42、転送トランジスタT1,T2のゲート電位を上げ、メモリセルキャパシタに電源電圧Vccを書き込むことが可能となる。この結果、動作電源電圧範囲を広げることができる。しきい値電圧を他のトランジスタより低く設定したトランジスタを転送トランジスタT1,T2に用いることにより、転送トランジスタでの電位低下を少なくして、メモリセルキャパシタにより高い電位を印加することができ、また、しきい値電圧の低いトランジスタを用いることにより、分割セルプレート線の駆動をより高速にすることが可能となる。
【0033】本発明の半導体記憶装置の第2の実施例について説明する。図3を用いて説明する。図3において半導体記憶装置60は1ビットのデータを記憶するメモリセル61,62,63,64と、各メモリセルにデータを書き込みデータを読み出すためのビット線BL1,BL8と、各メモリセルを選択するためのワード線WL1T,WL1B,WL2T,WL2Bと、選択されるメモリセルの強誘電体キャパシタの一方の電極に共通につながる分割セルプレート線DCP1,DCP2と、セルプレート線と分割セルプレート線を選択的に接続する転送トランジスタT1N,T1P,T2N,T2Pと、セルプレート線CPと、センスアンプを有している。メモリセル61,62,63,64はそれぞれ強誘電体薄膜を有するメモリキャパシタC11,C12,C81,C82と、MOSトランジスタT11N,T11P,T12N,T12P,T81N,T81P,T82N,T82Pを有しており、メモリキャパシタC11,C81のそれぞれ一方の電極は分割セルプレート線DCP1に接続されており、メモリキャパシタC12,C82の一方の電極は分割セルプレート線DCP2に接続されている。メモリキャパシタC11,C81,C12,C82の他方の電極はそれぞれトランジスタを介してビット線に接続されている。キャパシタC11とビット線BL1はN型トランジスタT11NとP型トランジスタT11Pによりビット線BL1に接続され、トランジスタT11Nのゲートはワード線WL1Tにより制御され、トランジスタT11Pのゲートはワード線WL1と相補信号が与えられるワード線WL1Bにより制御される。
【0034】他のメモリセルも同様にキャパシタとビット線は2個の相補型トランジスタに接続されそれぞれのゲートは相補信号により制御される。また、セルプレート信号CPと分割セルプレート信号線DCP1はN型トランジスタT1NとP型トランジスタT1Pにより接続され、それぞれのトランジスタのゲートはワード線WL1TとWL1Bにより制御され、セルプレート線CPと分割セルプレート線DCP2は2個のトランジスタT2N,T2Pにより接続され、それぞれのトランジスタのゲートはワード線WL2T,WL2Bにより制御される。
【0035】次に動作について説明する。一連の書き込み読み出し動作は先の第1の実施例と同じであるが、メモリセルを選択するためのワード線の信号が相補信号WL1T,WL1Bで与えられることを特徴とし、それぞれビット線と強誘電体キャパシタを接続するN型トランジスタとP型トランジスタ、およびセルプレート線と分割セルプレート線を接続するN型トランジスタとP型トランジスタを制御する。
【0036】メモリセル61に“1”データを書き込む場合、ビット線BL1にVccレベルを印加した後に、ワード線WL1TをVccレベル、WL1BをGNDレベルとすることにより、転送トランジスタT11N,T11Pがオン状態となり、メモリセルキャパシタC11にはVccレベルが印加される。また同時にセルプレート線と分割セルプレート線を接続するT1N,T1Pもオン状態となり、引続きセルプレート線CPがVccとなった場合には、分割セルプレート線も高レベルとしてVccまで上昇する。このようにワード線信号を昇圧することなくメモリセルキャパシタにVccレベルを印加することができる。
【0037】本発明の半導体記憶装置の第3の実施例について説明する。図4を用いて説明する。図4において半導体記憶装置70は1ビットのデータを記憶するメモリセル71,72,73,74と、各メモリセルにデータをそれぞれ書き込み、各メモリセルからそれぞれデータを読み出すためのビット線BL1,BL2,BL7,BL8と、各メモリセルをそれぞれ選択するためのワード線WL1,WL2と、選択されるメモリセルの強誘電体キャパシタの一方の電極に共通につながる分割セルプレート線DCPと、セルプレート線CPと、セルプレート線と各分割セルプレート線を選択的に接続する転送トランジスタT1,T2と、センスアンプとを備えている。メモリセル71,72,73,74はそれぞれ強誘電体膜を持つメモリキャパシタC11,C22,C17,C28とMOSトランジスタT11,T22,T17,T28を有している。メモリキャパシタC11,C22,C17,C28のそれぞれの一方の電極は分割セルプレート線DCPに接続されており、MOSトランジスタT11,T22,T17,T28はメモリセルキャパシタC11,C22,C17,C28とビット線BL1,BL2,BL7,BL8とを選択時にそれぞれ接続される。図4において1本のセルプレート線と1本の分割セルプレート線を図示しているが、第1の実施例と同じく実際の半導体記憶装置では図2に示すようなアレイ配置され複数のセルプレート線と複数の分割セルプレート線がある。
【0038】書き込み動作、読み出し動作は第一の実施例と同様であるが、1本のワード線により選択されるメモリセル群が隣接する他のもう1本のワード線により選択されるメモリセル群と分割セルプレートを回路上およびレイアウト上共有することにより、レイアウト面積を小さくすることができる。メモリセル71,73がワード線WL1により選択され、セルプレート線CPが書き込み動作あるいは読み出し動作のためにVccレベルに持ち上げられると、選択されているメモリセル71,73のメモリセルキャパシタC11,C17は転送トランジスタT11,T17がオン状態であるのでビット線と分割セルプレート線間の電位が強誘電体キャパシタの電極間に印加される。非選択状態にあるメモリセル72,74のメモリセルキャパシタは転送トランジスタT22,T28がオフ状態であるので、分割セルプレート線の電位の如何にかかわらず、強誘電体キャパシタの電極間に印加されず分極状態に変化はなく、記憶状態を保持する。
【0039】本発明の半導体記憶装置の第4の実施例について説明する。図5を用いて説明する。本実施例は前述の図4で示した第3の実施例の回路構成においてメモリセル構成を前述の2T2C型メモリセル構成とした実施例である。
【0040】本発明の半導体記憶装置の第5の実施例について説明する。図6を用いて説明する。図では横方向に11〜M1までM行のメモリセルと縦方向に11〜1NまでN列のメモリセルを示す。WL1〜WLNは複数N本のワード線信号を示し、BL1〜BLMはM本のビット線を示す。図では示されていないが図6で示される回路ブロックがアレイ状に配置されているものとする。前述の第3の実施例では隣接する二組のワード線により選択されるメモリセルが分割セルプレート線を共有しレイアウト面積の低減を達成している。本実施例では、ワード線WL1〜WLNのいずれかにより選択されるメモリセル群が1本の分割セルプレート線DCPを共有する。ゲート1によりワード線WL1〜WLNの論理和を取り、このいずれかのワード線が選択されたときに転送トランジスタT1が導通状態となり分割セルプレート線DCPが駆動される。
【0041】
【発明の効果】本発明はセルプレート信号線を読み出し書き込みする必要単位で分割し駆動することにより、セルプレート信号配線の駆動負荷容量を低減し、消費電流の低減、高速動作、レイアウト面積の低減を実現するものである。




 

 


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