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発明の名称 CPUの外部デバイスインターフェース
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−200456
公開日 平成7年(1995)8月4日
出願番号 特願平5−338410
出願日 平成5年(1993)12月28日
代理人 【弁理士】
【氏名又は名称】武田 元敏
発明者 竹中 泉 / 伊藤 秀彦
要約 目的
高速処理を行うことのできるCPUの外部デバイスインターフェースをうる。

構成
出力デバイス7と入力デバイス8が同じメモリ空間上に配置されるように前記出力デバイスと前記入力デバイスのそれぞれのチップセレクト入力端子CSと前記出力デバイスと前記入力デバイスが配置されたメモリ空間を指示する前記アドレスデコーダ2の出力端子CS14を接続し、CPU1のリードサイクル時に前記出力デバイスと前記入力デバイスがデータを同時に入出力するために前記CPUから出力されるリード信号RDを前記出力デバイス7のアウトプットイネーブル入力端子OEと前記入力デバイス8のライトイネーブル入力端子WEに接続し、さらに前記外部デバイス5,6,7のデータ出力端子D0〜D7とCPU1のデータバス及び前記入力デバイス8のデータ入力端子D0〜D7と前記CPU1から出力されるアドレス情報の一部を接続したことにより、CPUの1リードサイクル中に2つの外部デバイスに対しデータの入出力を行うことができる。
特許請求の範囲
【請求項1】 CPUから出力されるアドレス情報とメモリ空間選択信号を入力情報としてデコードすることによりメモリ空間上の外部デバイスを選択せしめるアドレスデコーダと、前記CPUにデータを出力する出力デバイスと、前記CPUからデータを入力する入力デバイスで構成されるシステムにおいて、前記出力デバイスと前記入力デバイスが同じメモリ空間上に配置されるように前記出力デバイスと前記入力デバイスのそれぞれのチップセレクト入力端子と前記出力デバイスと前記入力デバイスが配置されたメモリ空間を指示する前記アドレスデコーダの出力端子を接続し、前記CPUのリードサイクル時に前記出力デバイスと前記入力デバイスがデータを同時に入出力するために前記CPUから出力されるリード信号を前記出力デバイスのアウトプットイネーブル入力端子と前記入力デバイスのライトイネーブル入力端子に接続し、さらに前記外部デバイスのデータ出力端子とCPUのデータバス及び前記入力デバイスのデータ入力端子と前記CPUから出力されるアドレス情報の一部を接続したことを特徴とするCPUの外部デバイスインターフェース。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、CPUと外部デバイスのデータ入出力制御を行うためのCPUの外部デバイスインターフェースに関するものである。
【0002】
【従来の技術】近年、電子機器等の製品の制御手段としてCPUを使用することが主流となっており、そのCPUの制御する対象も多用性を増している。こうした中で、より高速な制御、より多くのデータ処理が行われることを望む市場の要請が顕著に現れている。
【0003】以下に従来の一例であるCPUの外部デバイスインターフェースの構成について図4ないし図6を参照して説明する。図4は従来例のCPUの外部デバイスインターフェースの構成を示すブロック図である。
【0004】図4において、1はCPUで、本例では20ビットのアドレスバスを有しメモリとI/Oに対し8ビット幅でデータの入出力を行うインテルの8088を用いている。2はアドレスデコーダで、CPU1から出力されるアドレスA16〜A19とメモリ空間もしくはI/O空間の指示をするM/IO信号を入力としてCPU1の1Mバイトのメモリ空間を64Kバイト単位に選択する。3a〜3cは8ビットのアドレスラッチ回路で、CPU1から出力されるアドレスラッチ信号ALEがアクティブになったときにCPU1から出力されるアドレス情報を保持する。4は8ビットのデータトランシーバーで、CPU1からデータの方向を指示するDT/R信号とデータ出力タイミングを指示するDEN信号を受け取ってCPU1と外部デバイスとのデータの送受信を行う。5は64Kバイトの容量を持つRAM、6は64Kバイトの容量を持つROM、7はCPU1に8ビットのデータを出力する出力デバイス、8はCPU1から8ビットのデータを受け取る入力デバイスである。
【0005】図5はCPU1のメモリ空間マップを示す。インテルのCPU8088は、リセット後FFFF0H番地からプログラムの実行を行うので、64KバイトのROM空間は最上位のF0000h〜FFFFFh番地に配置する。また、インテルのCPU8088は、割り込み処理の実行番地を0h〜7Fhに置くように設計されているので、64KバイトのRAM空間は最下位の0h〜FFFFh番地に配置する。出力デバイス7と入力デバイス8は、ROM6やRAM5のようなメモリではないので、通常I/O空間に配置されるが、本例では実施例と比較するためにメモリ空間上に配置する。
【0006】以上のように構成されたシステムにおいて、以下CPU1が出力デバイス7からデータ(55h)を受け取り、入力デバイス8にデータ(AAh)を送出するときのCPU1の実行状態を、図6のプログラム(a)とタイミングチャート(b)を参照しながら説明する。
【0007】まず、プログラム(a)の1〜2行目で出力デバイス7が割り当てられているメモリ空間アドレスE0000h〜EFFFFhを指定するため、DS(データセグメント)レジスタにE000hをセットする。プログラム(a)の3行目でDSレジスタとSI(ソースインデックス)レジスタで指定したメモリ空間からデータ転送を要求することにより、出力デバイス7からデータを入力する。次に、プログラム(a)の4〜6行目で入力デバイス8が割り当てられているメモリ空間アドレスD0000h〜DFFFFhを指定するため、DSレジスタにD000hをセットし、さらに入力デバイス8に出力するデータAAhをAL(アキュムレート)レジスタにセットする。最後に、プログラム(a)の7行目でDSとSIレジスタで指定されたメモリ空間アドレスに対してデータを送出することにより、入力デバイス8にデータ(55h)を出力する。
【0008】タイミングチャート(b)には、プログラム(a)のアンダーラインで示す出力デバイス7からデータを入力する3行目のプログラムと、入力デバイス8にデータを出力する7行目のプログラムを実行したときのCPUのタイミングチャートを示している。すなわちCPU_CLKとはCPUの基準クロックであり、インテルのCPU8086の場合、メモリとレジスタ間の転送は、T1〜T10の10クロックで1つのプログラムを実行する。タイミングチャートのA0〜A19はCPU1のA0〜A19端子から出力されたアドレスをアドレスラッチ回路3a〜3cでラッチした後のタイミングを示し、D0〜D7はデータトランシーバ4を通過する時点のタイミングを示したものである。なお、図6中、RD,WTはCPU1から出力されるリード信号,ライト信号のタイミングを示し、CS13,CS14はアドレスレコーダ2のチップセレクト出力端子CS13,CS14から出力されるチップセレクト信号のタイミングを示す。
【0009】
【発明が解決しようとする課題】しかしながら上記のCPUの外部デバイスインターフェースにおいては、外部デバイスに対して入力と出力を行おうとすると、それぞれに入出力のプログラムが必要であり、CPU_CLKを10MHzと仮定すると、実際にデバイスに入出力する2つのプログラムの実行時間だけでも、2マイクロ秒となる。
【0010】図6で示したプログラムを、定期的に起動する割り込み処理の中で実行しようとする場合、数マイクロ秒でも高速な処理が望まれる。
【0011】本発明は上記問題点を解決し高速処理を行うことのできるCPUの外部デバイスインターフェースを提供することを目的とする。
【0012】
【課題を解決するための手段】上記目的を達成するために本発明のCPUの外部デバイスインターフェースは、CPUから出力されるアドレス情報とメモリ空間選択信号を入力情報としてデコードすることによりメモリ空間上の外部デバイスを選択せしめるアドレスデコーダと、前記CPUにデータを出力する出力デバイスと、前記CPUからデータを入力する入力デバイスで構成されるシステムにおいて、前記出力デバイスと前記入力デバイスが同じメモリ空間上に配置されるように前記出力デバイスと前記入力デバイスのそれぞれのチップセレクト入力端子と前記出力デバイスと前記入力デバイスが配置されたメモリ空間を指示する前記アドレスデコーダの出力端子を接続し、前記CPUのリードサイクル時に前記出力デバイスと前記入力デバイスがデータを同時に入出力するために前記CPUから出力されるリード信号を前記出力デバイスのアウトプットイネーブル入力端子と前記入力デバイスのライトイネーブル入力端子に接続し、さらに前記外部デバイスのデータ出力端子とCPUのデータバス及び前記入力デバイスのデータ入力端子と前記CPUから出力されるアドレス情報の一部を接続したことを特徴とする。
【0013】
【作用】本発明によれば、入力デバイスと出力デバイスに対するデータの入出力を、CPUの1リードサイクル中に同時に行えることができ、外部デバイスに要する処理の高速化が実現できる。
【0014】
【実施例】以下、本発明の一実施例におけるCPUの外部デバイスインターフェースの構成について、図1及び図2を参照しながら説明する。図1は、本発明の一実施例におけるCPUの外部デバイスインターフェースのブロック図である。使用しているデバイスは、従来例の説明に用いた図4と同じなので、各デバイスについての説明は省略する。
【0015】図2は、本実施例のシステムのメモリ空間を示す。図2において、出力デバイス7と入力デバイス8は、同じメモリ空間E0000h〜EFFFFhに配置されている。これは、図1において前記メモリ空間が選択されたことを示すアドレスデコーダ2の出力端子CS14と、出力デバイスと入力デバイスのそれぞれのチップセレクト入力端子CSを接続することにより実現する。また、本来入力デバイス8は、CPU1からデータを受け取るデバイスであるので、ライトイネーブル入力端子WEには、CPU1から出力されるライト信号WTが接続されるのであるが、本実施例ではCPU1から出力されるリード信号RDを接続する。さらに、入力デバイス8のデータ入力端子D0〜D7には、CPU1のアドレス情報A0〜A7を接続する。
【0016】以上のように構成されたシステムにおいて、以下従来例と同様CPU1が出力デバイス7からデータ(55h)を受け取り、入力デバイス8にデータ(AAh)を送出するときのCPU1の実行状態を、図3のプログラム(a)とタイミングチャート(b)を参照しながら説明する。
【0017】まず、プログラムの1〜2行目で出力デバイス7と入力デバイス8が割り当てられているメモリ空間アドレスE0000h〜EFFFFhを指定するため、DSレジスタにE000hをセットする。さらに、プログラムの3行目で入力デバイス8に出力するデータ55hをSIレジスタにセットする。最後に、DSとSIレジスタで指定したメモリ空間アドレスからデータを入力することにより、出力デバイス7からは、CPU1のデータバスを経由してデータ(AAh)が入力され、入力デバイス8には、SIレジスタにセットしたデータ(55h)がCPU1のアドレスバスを経由して出力される。
【0018】
【発明の効果】以上のように本発明のCPUの外部デバイスインターフェースによれば、CPUの1リードサイクル中に2つの外部デバイスに対し、データの入出力を行うことが可能となり、外部デバイスの制御に要する処理の高速化が実現できる。




 

 


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