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発明の名称 集積回路のメモリテスト回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−192494
公開日 平成7年(1995)7月28日
出願番号 特願平5−331885
出願日 平成5年(1993)12月27日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 岡 晶久 / 小原 一剛
要約 目的
集積回路チップ内に複数のメモリ回路ブロックを備える場合、そのメモリテスト用データ出力バスの配線によるチップ面積増加を抑える。

構成
第1、2、3のメモリ回路ブロック100、110、120の出力に3ステートバッファ108、118、128の入力を接続し、その各バッファの出力をテスト用データ出力バス134に共通に接続する。各メモリ回路ブロックのメモリテストを行う場合は、テストすべきメモリにデータを書き込んだ後、そのメモリ回路ブロックに繋がる3ステートバッファのみを”ON”した状態でアドレスを与えることにより、メモリからデータを読み出して共通メモリテスト用データ出力バス134に出力し、その出力データと、書き込んだデータとを外部で比較する。
特許請求の範囲
【請求項1】 集積回路が有する複数個のメモリ回路ブロックの機能をテストするメモリテスト回路であって、前記各メモリ回路に対応して設けられ、対応するメモリ回路のデータ出力を入力とする3ステートバッファと、前記各3ステートバッファの出力が接続されるメモリテスト用共通出力バスとを備えたことを特徴とする集積回路のメモリテスト回路。
【請求項2】 メモリテスト用共通出力バスは、各メモリ回路ブロックにテストデータを入力するためのメモリテスト用共通入力バスによって兼用されることを特徴とする請求項1記載の集積回路のメモリテスト回路。
【請求項3】 メモリ回路ブロックは、バス幅nビットのデータ出力を有するm個の回路より成り、3ステートバッファはn×m個備えられ、メモリテスト用共通出力バスはバス幅nビットであることを特徴とする請求項1又は請求項2記載の集積回路のメモリテスト回路。
【請求項4】 複数個のメモリ回路ブロックは、データ出力の最大バス幅がnビットのメモリ回路ブロックと、バス幅が前記最大バス幅より小さいバス幅li(li<n )ビットのメモリ回路ブロックとから成り、メモリテスト用共通出力バスは前記バス幅nビットであり、前記バス幅がli(li<n )ビットのメモリ回路ブロックに対応する3ステートバッファは、前記nビットのメモリテスト用共通出力バス[n-1:0] のうち、最下位ビットからli-1ビット[li-1:0]に接続されることを特徴とする請求項1又は請求項2記載の集積回路のメモリテスト回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、集積回路チップ内のメモリをテストするメモリテスト回路の改良に関する。
【0002】
【従来の技術】図3に従来の集積回路チップ内のメモリテスト回路の構成概略を示す。ここでは、集積回路内に3つのメモリ回路ブロックが存在する場合について説明する。図3において、500、510、520は各々第1、2、3、のメモリ回路ブロック、502、512、522は各々、前記第1、2、3のメモリ回路ブロック500、510、520のデータ入力datain1 、2 、3 に対して、通常動作時のノーマル入力データndatain1、2 、3 と、メモリテスト時のテスト入力データtdatain との何れか一方を選択切り替えして入力するセレクタである。
【0003】また、504、514、524は各々前記第1、2、3のメモリ回路ブロック500、510、520のアドレス入力addressin1、2 、3 に対して、通常動作時のノーマル入力アドレスnaddressin1 、2 、3 と、メモリテスト時のテスト入力アドレスtaddressinとの何れか一方を選択切り替えして入力するセレクタ、506、516、526は、各々前記第1、2、3のメモリ回路ブロック500、510、520のライトイネーブル入力we1 、2 、3 に対して、通常動作時のノーマルライトイネーブル入力nwe1、2 、3 と、メモリテスト時のテストライトイネーブル入力twe1、2 、3 との何れか一方を選択切り替えして入力するセレクタである。
【0004】更に、530はメモリテスト時のテスト入力アドレスtaddressinの信号を伝送するメモリテスト用アドレス入力バス、532はメモリテスト時のテスト入力データtdatain の信号を伝送するメモリテスト用データ入力バス、534は第1のメモリ回路ブロック500のデータ出力dataout1からの通常動作時のノーマル出力データndataout1 より分岐したメモリテスト出力データtdataout1 の信号を伝送するメモリテスト用データ出力バス、536は第2のメモリ回路ブロック510のデータ出力dataout2からの通常動作時のノーマル出力データndataout2 より分岐したメモリテスト出力データtdataout2 の信号を伝送するメモリテスト用データ出力バス、538は第3のメモリ回路ブロック520のデータ出力dataout3からの通常動作時のノーマル出力データndataout3 より分岐したメモリテスト出力データtdataout3 の信号を伝送するメモリテスト用データ出力バスである。
【0005】前記第1、2、3のメモリ回路ブロック500、510、520に対しては、各々、データ入力datain1 、2 、3 にデータを、アドレス入力addressin1、2 、3 にアドレスを与えておき、ライトイネーブル入力we1 、2 、3 をロウレベル(以後”L”とする)からハイレベル(以後”H”とする)とすることにより、指定したアドレスのメモリへの書き込みを行う。また、ライトイネーブル入力 we1 、2 、3 を”L”にした状態でアドレス入力addressin1、2 、3 にアドレスを与えることにより、指定したアドレスのメモリ内のデータをデータ出力 dataout1、2 、3 に出力させる。
【0006】通常動作時においては、各セレクタ502、504、506、512、514、516、522、524、526を用いて、第1、2、3のメモリ回路ブロック500、510、520のアドレス入力addressin1、2 、3 にノーマル入力アドレスnaddressin1 、2 、3 を、データ入力datain1 、2 、3 にノーマル入力データndatain1、2 、3 を、ライトイネーブル入力we1 、2 、3 にノーマルライトイネーブル入力nwe1、2 、3 を各々入力するよう制御して、メモリへのデータの書き込み、又はメモリからのデータの読み出しを行う。
【0007】メモリテスト時においては、各セレクタ502、504、506、512、514、516、522、524、526により第1、2、3のメモリ回路ブロック500、510、520のアドレス入力addressin1、2 、3 にテスト入力アドレスtaddressinを、データ入力datain1 、2 、3 にテスト入力データtdatain を、ライトイネーブル入力we1 、2 、3 にテストライトイネーブル入力twe1、2 、3 を各々入力するよう制御する。例えば、第1のメモリ回路ブロック500のテストを行う場合は、テスト入力アドレスtaddressinとテスト入力データtdatain とを与えておき、第1のメモリ回路ブロック500のテストライトイネーブル入力twe1を”L”から”H”とすることにより、第1のメモリ回路ブロック500への書き込みを行い、その後、全てのテストライトイネーブル入力twe1、2 、3 を”L”とした後、テスト入力アドレスtaddressinを与え、第1のメモリ回路ブロック500のメモリテスト用データ出力バス534に出力されるメモリテスト出力データtdataout1 と、先に入力したテスト入力データtdatain とを比較して、メモリテストを行っていた。同様に、テスト入力アドレスtaddressinとテスト入力データtdatain とを与えておき、第2のメモリ回路ブロック510のテストを行う場合は、テストライトイネーブル入力twe2のみを”L”から”H”に、第3のメモリ回路ブロック520のテストを行う場合は、テストライトイネーブル入力twe3のみを”L”から”H”に対して、メモリへのデータ書き込みを行い、その後、全てのテストライトイネーブル入力twe1、2 、3 を”L”とした後、テスト入力アドレスtaddressinを与え、第2又は第3のメモリ回路ブロック510、520のメモリテスト用データ出力バス536又は538に出力されるメモリテスト出力データtdataout2 又はtdataout3 と、先に入力したテスト入力データtdatain とを比較して、メモリテストを行っていた。
【0008】
【発明が解決しようとする課題】しかしながら、上記従来のようなメモリテスト回路では、各メモリから数多くのメモリテスト用出力データバス配線がチップ上を走っており、通常動作時には必要のないこれらの配線のためにチップ面積が増加してしまうという課題があった。例えば、仮に、集積回路チップ内に10個のメモリ回路ブロックが存在し、全てのメモリテスト用データ出力バス幅が16ビットであり、配線1本当たり3ミクロンの幅が必要であるとすると、メモリテスト用のデータ出力バス配線は480ミクロン(=16×10×3)もの幅に渡って占めることになる。
【0009】また、通常動作時にも、これらのテスト用出力データの配線の負荷容量を駆動しなければならず、不必要な電力を消費する欠点があった。
【0010】本発明はこのような課題を解消して、チップ面積の増加を抑えることができ、しかも低消費電力で動作する,集積回路チップに対するメモリテスト回路を提供することを目的とする。
【0011】
【課題を解決するための手段】前記技術的課題を解決するために、本発明では、1つのメモリテスト用出力バスを複数のメモリ回路ブロックで共用できる構成を採用する。
【0012】すなわち、請求項1記載の発明の集積回路のメモリテスト回路は、集積回路が有する複数個のメモリ回路ブロックの機能をテストする回路であって、前記各メモリ回路に対応して設けられ、対応するメモリ回路のデータ出力を入力とする3ステートバッファと、前記各3ステートバッファの出力が接続されるメモリテスト用共通出力バスとを設ける構成とする。
【0013】また、請求項2記載の発明では、前記請求項1記載の発明のメモリテスト用共通出力バスを特定して、メモリテスト用共通出力バスを、各メモリ回路ブロックにテストデータを入力するためのメモリテスト用共通入力バスによって兼用する構成とする。
【0014】
【作用】上記した構成により、請求項1記載の発明の集積回路のメモリテスト回路では、複数個のメモリ回路ブロックのうち、テストしようとする回路ブロックに対応する3ステートバッファをONして、そのメモリ回路ブロックの出力のみをメモリテスト用共通出力バスに接続することを、順次、各メモリ回路ブロックついて行う。
【0015】ここに、メモリテスト用共通出力バスは、複数個のメモリ回路ブロックで共用されているので、メモリテスト用出力バスの配線本数が減少して、チップ面積の増大が抑えられる。また、通常動作時には、全ての3ステートバッファをOFFして、メモリテスト用共通出力バスを全てのメモリ回路ブロックから電気的に切離すことができるので、通常動作時での駆動すべき負荷容量を軽減することができ、低消費電力で動作する集積回路を提供することができる。
【0016】特に、請求項2記載の発明の集積回路のメモリテスト回路では、メモリテスト用共通出力バスがメモリテスト用共通入力バスによって兼用されているので、メモリテスト用出力バスとして専用のバス配線が不要となって、より一層にチップ面積の増大を抑えることができる。
【0017】
【実施例】
(第1の実施例)以下、本発明の第1の実施例のメモリテスト回路の構成について、図面を参照しながら説明する。
【0018】図1に本発明の第1の実施例のメモリテスト回路の概略構成図を示す。
【0019】図1において、100、110、120は各々バス幅nビットのデータ出力dataout1, 2,3 を有する第1、2、3のメモリ回路ブロック、130はメモリテスト時のテスト入力アドレスtaddressinの信号を伝送するメモリテスト用アドレス入力バス、132はメモリテスト時のテスト入力データtdatain の信号を伝送するメモリテスト用データ入力バス、134はメモリテスト時のテスト出力データtdataoutの信号を伝送するメモリテスト用データ出力バスである。
【0020】また、102、112、122は各々第1、2、3のメモリ回路ブロック100、110、120のデータ入力datain1 、2 、3 に対して、通常動作時のノーマル入力データndatain1、2 、3 と、メモリテスト時のテスト入力データtdatain との何れか一方を選択切り替えして入力するセレクタ、104、114、124は各々第1、2、3のメモリ回路ブロック100、110、120のアドレス入力addressin1、2 、3 に対して、通常動作時のノーマル入力アドレスnaddressin1 、2 、3 と、メモリテスト時のテスト入力アドレスtaddressinとの何れか一方を選択切り替えして入力するセレクタ、106、116、126は各々第1、2、3のメモリ回路ブロック100、110、120のライトイネーブル入力we1 、2 、3 に対して、通常動作時のノーマルライトイネーブル入力nwe1、2 、3 と、メモリテスト時のテストライトイネーブル入力twe1、2 、3との何れか一方を選択切り替えして入力するセレクタである。
【0021】そして、本発明の特徴として、108、118、128は、バス幅nビットに対応してn×m(m=3)個備えられる3ステートバッファであって、これ等3ステートバッファは、各々、第1、2、3のメモリ回路ブロック100、110、120のデータ出力dataout1、2 、3 からの通常動作時のノーマル出力データndataout1 、2 、3 より分岐したデータを入力とすると共に、メモリテスト用制御信号toe1、2 、3 により制御される。
【0022】また、134はバス幅nビットのメモリテスト用データ出力バスであって、前記メモリテスト用データ出力バス134には、前記各3ステートバッファが接続されて、各3ステートバッファからのメモリテスト出力データtdataoutが出力される。
【0023】ここで、第1、2、3、のメモリ回路ブロック100、110、120のデータ入力datain1 、2 、3 、データ出力dataout1、2 、3 及びアドレス入力addressin1、2 、3 の各々のビット幅は同じであると仮定する。
【0024】前記第1、2、3のメモリ回路ブロック100、110、120については、各々、データ入力datain1 、2 、3 にデータを、アドレス入力addressin1、2 、3 にアドレスを与えておき、ライトイネーブル入力we1 、2 、3 を”L”から”H”とすることにより、指定したアドレスのメモリへの書き込みを行う。また、ライトイネーブル入力we1 、2 、3 を”L”としておき、アドレス入力addressin1、2 、3 にアドレスを与えることにより、指定したアドレスのメモリ内のデータをデータ出力dataout1、2 、3 に出力する。
【0025】通常動作時においては、各セレクタ102、104、106、112、114、116、122、124、126を用いて、第1、2、3のメモリ回路ブロック100、110、120のデータ入力datain1 、2 、3 にノーマル入力データndatain1、2 、3 を、アドレス入力addressin1、2 、3 にノーマル入力アドレスnaddressin1 、2 、3 を、ライトイネーブル入力we1 、2 、3 にノーマルライトイネーブル入力nwe1、2 、3 を各々入力するよう制御すると共に、3ステートバッファ108、118、128の出力がハイインピーダンス状態となるようそれ等の制御信号toe1、2 、3 を”L”としておいて、メモリへのデータの書き込み、又はメモリからのデータの読み出しを行う。
【0026】メモリテスト時においては、各セレクタ102、104、106、112、114、116、122、124、126を用いて、第1、2、3のメモリ回路ブロック100、110、120のデータ入力datain1 、2 、3 にテスト入力データtdatain を、アドレス入力addressin1、2 、3 にテスト入力アドレスtaddressinを、ライトイネーブル入力we1 、2 、3 にテストライトイネーブル入力twe1、2 、3 を各々入力するよう制御する。
【0027】即ち、第1のメモリ回路ブロック100のテストを行う場合は、先ず、3ステートバッファ108、118、128の制御信号toe1、2 、3 を”L”として、それ等の出力をハイインピーダンス状態としておく。次に、メモリテスト用アドレス入力バス130よりテスト入力アドレスtaddressinを、メモリテスト用データ入力バス132よりテスト入力データtdatain を各々与えておき、第1のメモリ回路ブロック100のテストライトイネーブル入力twe1を”L”から”H”とすることにより、第1のメモリ回路ブロック100への書き込みを行い、その後全てのテストライトイネーブル入力twe1、2 、3 を”L”とし、3ステートバッファ108の制御信号toe1を”H”とし、テスト入力アドレスtaddressinを与えて、メモリテスト用データ出力バス134に第1のメモリ回路ブロック100より出力されるメモリテスト出力データtdataoutと、テスト入力データtdatain とを比較して、メモリテストを行う。
【0028】同様に、第2のメモリ回路ブロック110のテストを行う場合には、3ステートバッファ108、118、128の制御信号toe1、2 、3 を”L”として、それ等の出力をハイインピーダンス状態とし、テスト入力アドレスtaddressinとテスト入力データtdatain とを与えておき、第2のメモリ回路ブロック110のテストライトイネーブル入力twe2のみを”L”から”H”とすることにより、第2のメモリ回路ブロック110への書き込みを行い、その後、全てのテストライトイネーブル入力twe1、2 、3 を”L”とし、3ステートバッファ118の制御信号toe2を”H”とし、テスト入力アドレスtaddressinを与えて、第2のメモリ回路ブロック110よりメモリテスト用データ出力バス134に出力されるメモリテスト出力データtdataoutと、テスト入力データtdatain とを比較して、メモリテストを行う。
【0029】また、同様に第3のメモリ回路ブロック120のテストを行う場合には、3ステートバッファ108、118、128の制御信号toe1、2 、3 を”L”として、それ等の出力をハイインピーダンス状態とし、テスト入力アドレスtaddressinとテスト入力データtdatain とを与えておき、第3のメモリ回路ブロック120のテストライトイネーブル入力twe3のみを”L”から”H”とすることにより、第3のメモリ回路ブロック120への書き込みを行い、その後、全てのテストライトイネーブル入力twe1、2 、3 を”L”とし、3ステートバッファ128の制御信号toe3を”H”とし、テスト入力アドレスtaddressinを与え、第3のメモリ回路ブロック120よりメモリテスト用データ出力バス134に出力されるメモリテスト出力データtdataoutとテスト入力データtdatain とを比較して、メモリテストを行う。
【0030】ここで、仮に、集積回路チップ内に10個のメモリ回路ブロックがあり、全てのメモリテスト用データ出力バス幅が16ビットであり、配線1本当たり3ミクロンの幅が必要であるとすると、従来メモリテスト用のデータ出力バス配線は480ミクロン(=16×10×3)もの幅を占めていたが、これが48ミクロン(=16×1×3)と非常に小さくなる。
【0031】以上説明したように、本発明の第1の実施例によれば、3ステートバッファを制御して、集積回路チップ内の複数のメモリのメモリテスト用データ出力バスを全てのメモリに対して共通に用いたので、メモリテスト用データ出力バス配線によるチップ面積増加を抑えることができる。また、通常動作時には、これ等のメモリテスト用データ出力バス配線の負荷容量を駆動する必要がないので、低消費電力で動作することができる。
【0032】尚、本実施例では、集積回路チップ内のメモリ回路ブロックの数を3つとしたが、その個数は限定されず、幾つであってもよい。また、第1、2、3、のメモリ回路ブロックのデータ入力datain1 、2 、3 、データ出力dataout1、2 、3 、及びアドレス入力addressin1、2 、3 の各々のビット幅は同じであるとしたが、各々のビット幅が異なる場合には、テスト用共通バスtdatain 、tdataout、taddressinをそれ等のうちの最大のビット幅に設定し、最大のビット幅より少ないビット幅のメモリのdatain、dataout 、addressin には、それ等のビット幅分だけテスト用共通バスに接続すればよい。また、各メモリ回路ブロックをシングルポートとしたが、マルチポートの場合についても、各ポートを独立に制御できるので、同様にメモリ回路ブロックのテストを行えばよい。
【0033】(第2の実施例)以下、本発明の第2の実施例のメモリテスト回路の構成について、図面を参照しながら説明する。
【0034】図2に本発明の第2の実施例のメモリテスト回路の概略構成図を示す。
【0035】図2において、232はメモリテスト時のテスト入力又はテスト出力データtdataio の信号を伝送するメモリテスト用データ入出力バス、202、212である。
【0036】また、202、212、222は各々第1、2、3のメモリ回路ブロック100、110、120のデータ入力datain1 、2 、3 に対して、通常動作時のノーマル入力データndatain1、2 、3 と、メモリテスト時のメモリテスト用データ入出力バス232に載せたメモリテスト入力データtdataio との何れか一方を選択切り替えして入力するセレクタである。
【0037】更に、208、218、228は3ステートバッファであって、前記第1、2、3のメモリ回路ブロック100、110、120のデータ出力dataout1、2 、3 からの通常動作時のノーマル出力データndataout1 、2 、3 より分岐したデータを入力とすると共に、メモリテスト用制御信号toe1、2 、3 により制御され、メモリテスト出力データtdataio をメモリテスト用データ入出力バス232に出力するものである。また、240はメモリテスト用データ入出力バス232に接続した入出力バッファである。
【0038】ここで、第1、2、3、のメモリ回路ブロック100、110、120のデータ入力datain1 、2 、3 、データ出力dataout1、2 、3 及びアドレス入力addressin1、2 、3 の各々のビット幅は同じであるとする。
【0039】前記第1の実施例でも示したように、第1、2、3のメモリ回路ブロック100、110、120においては、各々、データ入力datain1 、2 、3 にデータを、アドレス入力addressin1、2 、3 にアドレスを与えておき、ライトイネーブル入力we1 、2 、3 を”L”から”H”とすることにより、指定したアドレスのメモリへの書き込みを行う。また、ライトイネーブル入力we1 、2 、3 を”L”としておき、アドレス入力addressin1、2 、3 にアドレスを与えることにより、指定したアドレスのメモリ内のデータをデータ出力dataout1、2 、3 に出力する。
【0040】通常動作時においては、各セレクタ202、104、106、212、114、116、222、124、126を用いて、第1、2、3のメモリ回路ブロック100、110、120のデータ入力datain1 、2 、3 にノーマル入力データndatain1、2 、3 を、アドレス入力addressin1、2 、3 にノーマル入力アドレスnaddressin1 、2 、3 を、ライトイネーブル入力we1 、2 、3 にノーマルライトイネーブル入力nwe1、2 、3 を各々入力するよう制御すると共に、3ステートバッファ208、218、228の出力がハイインピーダンス状態となるようそれらの制御信号toe1、2 、3 を”L”としておいて、メモリへのデータの書き込み、又はメモリからのデータの読み出しを行う。
【0041】メモリテスト時においては、各セレクタ202、104、106、212、114、116、222、124、126を用いて、第1、2、3のメモリ回路ブロック100、110、120のデータ入力datain1 、2 、3 にテスト入力データtdataio を、アドレス入力addressin1、2 、3 にテスト入力アドレスtaddressinを、ライトイネーブル入力we1 、2 、3 にテストライトイネーブル入力twe1、2 、3 を各々入力するよう制御する。
【0042】即ち、第1のメモリ回路ブロック100のテストを行う場合は、先ず、3ステートバッファ208、218、228の制御信号toe1、2 、3 を”L”として、それ等の出力をハイインピーダンス状態としておく。次に、メモリテスト用アドレス入力バス130よりテスト入力アドレスtaddressinを、メモリテスト用データ入出力バス232よりテスト入力データtdataio を各々与えておき、第1のメモリ回路ブロック100のテストライトイネーブル入力twe1を”L”から”H”とすることにより、第1のメモリ回路ブロック100への書き込みを行い、その後、全てのテストライトイネーブル入力twe1、2 、3 を”L”とし、3ステートバッファ208の制御信号toe1を”H”とし、テスト入力アドレスtaddressinを与えて、第1のメモリ回路ブロック100よりメモリテスト用データ入出力バス232に出力されるメモリテスト出力データtdataio と、そのアドレスのメモリに書き込んだテスト入力データとを比較して、メモリテストを行う。
【0043】同様に、第2のメモリ回路ブロック110のテストを行う場合には、3ステートバッファ208、218、228の制御信号toe1、2 、3 を”L”として、それ等の出力をハイインピーダンス状態とし、テスト入力アドレスtaddressinとテスト入力データtdataio とを与えておき、第2のメモリ回路ブロック110のテストライトイネーブル入力twe2のみを”L”から”H”とすることにより、第2のメモリ回路ブロック110への書き込みを行い、その後、全てのテストライトイネーブル入力twe1、2 、3 を”L”とし、3ステートバッファ218の制御信号toe2を”H”とし、テスト入力アドレスtaddressinを与えて、第2のメモリ回路ブロック110よりメモリテスト用データ入出力バス232に出力されるメモリテスト出力データtdataio と、そのアドレスのメモリに書き込んだテスト入力データとを比較して、メモリテストを行う。
【0044】また、同様に第3のメモリ回路ブロック120のテストを行う場合には、3ステートバッファ208、218、228の制御信号toe1、2 、3 を”L”として、それ等の出力をハイインピーダンス状態とし、テスト入力アドレスtaddressinとテスト入力データtdataio とを与えておき、第3のメモリ回路ブロック120のテストライトイネーブル入力twe3のみを”L”から”H”とすることにより、第3のメモリ回路ブロック120への書き込みを行い、その後、全てのテストライトイネーブル入力twe1、2 、3 を”L”とし、3ステートバッファ228の制御信号toe3を”H”とし、テスト入力アドレスtaddressinを与えて、第3のメモリ回路ブロック120よりメモリテスト用データ入出力バス232に出力されるメモリテスト出力データtdataio と、そのアドレスのメモリに書き込んだテスト入力データとを比較して、メモリテストを行う。
【0045】ここで、仮に、集積回路チップ内に10個のメモリ回路ブロックがあり、全てのメモリテスト用データ出力バス幅が16ビットであり、配線1本当たり3ミクロンの幅が必要であるとすると、従来メモリテスト用のデータ出力バス配線は480ミクロン(=16×10×3)もの幅を占めていたが、メモリテスト用データ入力バスとメモリテスト用データ出力バスとを共通化したので、これが全く不必要になる。
【0046】以上説明したように、本発明の第2の実施例によれば、3ステートバッファを制御し、集積回路チップ内の複数のメモリのメモリテスト用データ入力バスとメモリテスト用データ出力バスとを共通化して、全てのメモリに対して共通に用いたので、メモリテスト用データ出力バス配線を不要にでき、メモリテストのための配線によるチップ面積増加を非常に小さくすることができる。また、通常動作時にこれ等のメモリテスト用データ出力バス配線の負荷容量を駆動する必要がなく、低消費電力で動作することが可能である。
【0047】尚、本実施例では、集積回路チップ内のメモリ回路ブロックの数を3つとしたが、幾つであってもよい。また、第1、2、3、のメモリ回路ブロックのデータ入力datain1 、2 、3 、データ出力dataout1、2 、3 、及びアドレス入力addressin1、2 、3 の各々のビット幅は同じであるとしたが、各々のビット幅が異なる場合は、テスト用共通バスtdatain 、tdataout、taddressinをそれ等のうちの最大のビット幅とし、最大のビット幅より少ないビット幅のメモリのdatain、dataout 、addressin には、それ等のビット幅分だけテスト用共通バスに接続すればよい。また、メモリ回路ブロックをシングルポートとしたが、マルチポートの場合についても、各ポートを独立に制御できるので、同様にメモリ回路ブロックのテストを行えばよい。
【0048】
【発明の効果】以上の説明から明らかなように、請求項1記載の発明では、集積回路チップ内の複数のメモリ回路ブロックに対して、メモリテスト用データ出力バスを共通に用いたので、メモリテスト用データ出力バス配線によるチップ面積増加を有効に抑えることができると共に、通常動作時には、これ等のメモリテスト用データ出力バスを複数個のメモリ回路ブロックから電気的に切離すことができて、メモリテスト用データ出力バス配線の負荷容量を駆動する必要がなく、低消費電力で動作させることができる効果を奏する。
【0049】特に、請求項2記載の発明では、メモリテスト用データ出力バスをメモリテスト用データ入力バスによって兼用したので、メモリテスト用データ出力バス専用のバス配線を不要にでき、より一層に、メモリテストのための配線によるチップ面積増加を小さくすることができる効果を奏する。




 

 


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