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発明の名称 半導体メモリ装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−192456
公開日 平成7年(1995)7月28日
出願番号 特願平5−336155
出願日 平成5年(1993)12月28日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 谷口 隆
要約 目的
メモリセルのリーク特性に合致したリフレッシュ特性の優れた半導体メモリ装置を提供する。

構成
メモリセルキャパシタCM1に「H」データが、同CM3に「L」が蓄積されている。ワード線WL1,WL2は論理レベル「L」、ダミーワード線DWL1,DWL2も「L」である。ダミーセルCD1〜CD4には「L」が書き込まれており、ビット線BL1,/BL1,BL2,/BL2はVCC/2にプリチャージされている。ダミーワード線DWL2を「H」にすると、NチャネルMOSトランジスタQn6,Qn8を通してダミーセルCD2,CD4の「L」データが読み出される。ワード線WL1を「H」とし、NチャネルMOSトランジスタQn1,Qn3を通してメモリセルキャパシタCM1,CM3の情報がビット線/BL1,/BL2に読み出される。
特許請求の範囲
【請求項1】 電源電圧の1/2にプリチャージされたビット線対がセンスアンプに接続され、前記ビット線対の一方にメモリセルからのデータを読み出し、他方のビット線にはダミーセルのデータを読み出すダミーセルが接続されており、前記ダミーセルにデータとなる論理レベル「L」が書き込まれていることを特徴とする半導体メモリ装置。
【請求項2】 前記論理レベル「L」が書き込まれた前記ダミーセルの容量が、前記メモリセルの論理レベル「L」を前記センスアンプが読み出せる容量値以下であることを特徴とする請求項1記載の半導体メモリ装置。
【請求項3】 ダミーワード線をゲート入力とし、ビット線をドレインまたはソースとする第1のMOSトランジスタと直列接続されたダミーセルが、ダミーセルリセット信号をゲート入力とし、接地線をドレインまたはソースとする第2のMOSトランジスタと直列接続され、前記接地線を形成する第2のMOSトランジスタのドレインまたはソースが、隣接するダミーセルに直列接続された接地線をドレインまたはソースとし、ダミーセルリセット信号をゲート入力とする第3のMOSトランジスタのドレインまたはソースと共通拡散層で形成されていることを特徴とする半導体メモリ装置。
【請求項4】 メモリセルおよびダミーセルからビット線対に読み出されたデータの差動増幅中にダミーワード線を論理レベル「H」から「L」へ立ち下げた後、ダミーセルリセット信号を論理レベル「L」から「H」へ一定期間立ち上げ、前記ダミーセルに論理レベル「L」を書き込むことを特徴とする半導体メモリ装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明はダミーセルを有した半導体メモリ装置に関するものである。
【0002】
【従来の技術】近年 半導体記憶装置の高集積化・高密度化が進み、特にダイナミック・ランダム・アクセス・メモリ(DRAM)の高集積化・高密度化は目覚ましいものがある。図4は従来のメモリセルおよびダミーセル周辺の回路図でり、図5は図4の回路の動作を説明するための信号波形図である。BL1,/BL1およびBL2,/BL2はそれぞれ対をなすビット線、CM1〜CM4はメモリセルキャパシタ、CD1〜CD4はダミーセルキャパシタ、WL1,WL2はワード線、DWL1,DWL2はダミーワード線、Qn1〜Qn8はNチャネルMOSトランジスタ、SA1,SA2はセンスアンプ、SEはセンスアンプ制御信号、VCPはセルプレート電圧である。
【0003】以下に図4、図5を用いて従来のDRAMの読み出し動作について説明する。まず、初期段階にメモリセルキャパシタCM1には論理レベル「H(高)」のデータが、メモリセルキャパシタCM3には「L(低)」が蓄積されているものとする。ワード線WL1に接続されているメモリセルの情報を読み出す場合、ワード線WL1,WL2は「L」、ダミーワード線DWL1,DWL2は「H」、ビット線BL1,/BL1,BL2,/BL2は電源電圧の1/2の電圧(以下、VCC/2と略す)にプリチャージされている。
【0004】次にダミーワード線DWL1が「L」となり、ダミーセルCD1,CD3がビット線から切り離される。次にワード線WL1を「H」とし、NチャネルMOSトランジスタQn1、Qn3を通してメモリセルキャパシタCM1、CM3の情報がビット線/BL1、/BL2に読み出される。この時点ではビット線BL1,BL2の電圧はVCC/2のままである。
【0005】次にセンスアンプ活性化信号SEを「H」とし、センスアンプSA1、SA2の動作を開始する。センスアンプSA1,SA2の差動増幅作用により、ビット線BL1と/BL1、BL2と/BL2のそれぞれの対の間の微小電圧差を増幅させる。これによってビット線、/BL1、BL2を「H」に、ビット線BL1,/BL2を「L」にする。この後、ワード線WL1を「L」にすると、メモリセルCM1には「H」データが、メモリセルCM3には「L」データが再書き込みされる。
【0006】最後にセンスアンプ活性化信号SEを「L」として、センスアンプSA1,SA2の動作を終了する。これと同時に、ビット線BL1,/BL1,BL2,/BL2をVCC/2にプリチャージし(プリチャージのための回路は図示しない)、ダミーワード線DWL1を「H」とすると、読み出し前と同じ状態となる。
【0007】ここでビット線対に生じる読み出し電圧差について考えてみる。一般にメモリセルにはVCCまたは0Vが書き込まれている場合、DRAMの読み出し電圧差ΔVは次式で与えられる。
【0008】
ΔV=(VCC/2)×CS/(CB+CS
ただし、VCCは電源電圧、CSはメモリセル容量、CBはビット線容量である。たとえば、VCC=3(V)、CS=30(fF)、CB=300(fF)の場合、ΔV=136(mV)となる。
【0009】ところで、DRAMではメモリセルキャパシタに電荷を蓄積することによって情報の記憶を行うが、蓄えられた電荷はさまざまなリーク経路によって時間と共に失われていく。そのためメモリセルへデータを書き込んだ後、ある時間を経て読み出し動作を行うと、蓄積電荷量が減少しているためビット線対に生じる読み出し電圧差は小さくなる。上記の例ではメモリセルに「H」が書き込まれている場合、3Vの状態に書き込みが維持されている場合のΔVである。蓄積されている電荷量は90fCである。このとき、リーク電流によって60fCまで電荷量が低下したとすると、読み出し電圧差ΔVは45mVに低下する。このように読み出し電圧差ΔVが50mV以下になると、センスアンプを構成するトランジスタの能力のばらつきなどによって正確に差動増幅できなくなる。
【0010】
【発明が解決しようとする課題】メモリセルに蓄えられた電荷のリークは、メモリセルキャパシタを形成する容量膜を介したセルプレート電極へのリーク、メモリセルトランジスタのサブスレッショルドリーク電流によるビット線へのリーク、メモリセル内の拡散層を介しての基板へのリークなどが考えられる。特に、メモリセルのリフレッシュ特性を決定しているリーク経路は基板へのリーク成分である。
【0011】ところでDRAMには基板電圧0Vまたは0V以下の負電圧が与えられていることが多い。よって、基板へのリーク成分によってメモリセルに蓄積された電荷量は減少する。すなわち、「H」の読み出し電圧差は減少するが、「L」の読み出し電圧差は減少しにくい。
【0012】ところが上記した従来例ではビット線BL1と/BL1,BL2と/BL2の対のうち、メモリセルからのデータを読み出したビット線と対をなすビット線の電圧すなわち読み出し参照電圧はVCC/2である。このため、メモリセルから読み出されるデータが「H」でも「L」でも同等の読み出し電圧差ΔVを得ることができる。しかし、メモリセルのリーク特性を考えた場合、論理レベル「H」のデータを読み出すのに不利となる。さらに、メモリセルのリーク特性に大きく依存するリフレッシュ特性を十分向上させることができないという問題点があった。
【0013】したがって、本発明の目的は、「L」データの読み出しに比べて、「H」データの読み出し電圧差を大きくすることによって、メモリセルのリーク特性に合致したリフレッシュ特性の優れた半導体メモリ装置を提供することにある。
【0014】
【課題を解決するための手段】上記の問題点を解決するために、本発明の半導体メモリ装置は、電源電圧の1/2にプリチャージされたビット線対がセンスアンプに接続され、前記ビット線対の一方にメモリセルからのデータを読み出し、他方のビット線にはダミーセルのデータを読み出すダミーセルが接続されており、前記ダミーセルにデータとなる論理レベル「L」が書き込まれている。
【0015】また、前記論理レベル「L」が書き込まれた前記ダミーセルの容量が、前記メモリセルの論理レベル「L」を前記センスアンプが読み出せる容量値以下である。また、ダミーワード線をゲート入力とし、ビット線をドレインまたはソースとする第1のMOSトランジスタと直列接続されたダミーセルが、ダミーセルリセット信号をゲート入力とし、接地線をドレインまたはソースとする第2のMOSトランジスタと直列接続され、前記接地線を形成する第2のMOSトランジスタのドレインまたはソースが、隣接するダミーセルに直列接続された接地線をドレインまたはソースとし、ダミーセルリセット信号をゲート入力とする第3のMOSトランジスタのドレインまたはソースと共通拡散層で形成されている。また、メモリセルおよびダミーセルからビット線対に読み出されたデータの差動増幅中にダミーワード線を論理レベル「H」から「L」へ立ち下げた後、ダミーセルリセット信号を論理レベル「L」から「H」へ一定期間立ち上げ、前記ダミーセルに論理レベル「L」を書き込む。
【0016】
【作用】このように本発明の半導体メモリ装置では、メモリセルからデータが読み出されるビット線と対をなすビット線にダミーセルのデータ「L」を読み出し、ダミーセル側のビット線の電圧をVCC/2より低くしておくことにより、メモリセルからの読み出しデータのうち「H」データの読み出しにおいてビット線対の電圧差を大きくすることができる。この結果、メモリセルのリフレッシュ特性を向上させることができる。
【0017】
【実施例】以下、本発明を実施例によって説明する。図1は本発明のダミーセル構成の第1の実施例を示す図である。図2は図1の回路の動作を説明するための信号波形図である。図中Qn11〜Qn14はNチャネルMOSトランジスタ、DCR1,DCR2はダミーセルリセット信号である。その他は図4の説明と同様である。
【0018】以下に図1、図2を用いて本発明の半導体メモリ装置での読み出し動作について説明する。
【0019】まず、初期段階ではメモリセルキャパシタCM1には「H」データが、メモリセルキャパシタCM3には「L」が蓄積されているものとする。ワード線WL1に接続されているメモリセルの情報を読み出す場合、はじめはワード線WL1,WL2は論理レベル「L」、ダミーワード線DWL1,DWL2も「L」である。ダミーセルCD1〜CD4には「L」が書き込まれており、ビット線BL1,/BL1,BL2,/BL2はVCC/2にプリチャージされている。
【0020】次にダミーワード線DWL2を「H」にすると、NチャネルMOSトランジスタQn6、Qn8を通してダミーセルCD2とCD4の「L」データが読み出される。このとき、ビット線BL1,BL2の電圧は下がる。
【0021】次にワード線WL1を「H」とし、NチャネルMOSトランジスタQn1,Qn3を通してメモリセルキャパシタCM1,CM3の情報がビット線/BL1,/BL2に読み出される。
【0022】次にセンスアンプ活性化信号SEを「H」とし、センスアンプSA1、SA2の動作を開始する。センスアンプSA1,SA2の差動増幅作用により、ビット線BL1と/BL1、BL2と/BL2のそれぞれの間の微小電圧差が増幅される。この増幅動作途中でビット線対BL1と/BL1,BL2と/BL2の対の電圧差がある程度大きくなった時点でダミーワード線DWL2を「L」とする。次にダミーセルリセット信号DCR2をある一定期間「H」とし、NチャネルMOSトランジスタQn12,Qn14を通して、ダミーセルCD2,CD4に「L」を書き込む。
【0023】このダミーセルリセット動作と並行して、センスアンプSA1,SA2の差動増幅作用により、ビット線/BL1,BL2を「H」に、ビット線BL1,/BL2を「L」にする。この後ワード線WL1を「L」とすることで、メモリセルCM1には「H」データが、メモリセルCM3には「L」データが再書き込みされる。最後に、センスアンプ活性化信号SEを「L」としセンスアンプSA1,SA2の動作を終了し、同時に、ビット線BL1,/BL1,BL2,/BL2をVCC/2にプリチャージすれば、読み出し動作開始前と同じ状態になる。(プリチャージのための回路は図示しない)
この本発明の半導体メモリ装置の第1の実施例では、ダミーセルCD1〜CD4に「L」データが書き込まれているため、ビット線BL1,/BL1,BL2,/BL2に生じる読み出し参照電圧がVCC/2より低い電圧になる。このため、メモリセルからの「H」データの読み出しが容易に行なうことができる。たとえ、リーク電流によってメモリセルの蓄積電荷量が減少しても、従来より大きな読み出し電圧差を得ることができ、メモリセルのリフレッシュ特性を向上させることができる。
【0024】また実施例では、ダミーセルCD1〜CD4への「L」データの再書き込み、すなわちダミーセルリセット動作は、ビット線対BL1と/BL1,BL2と/BL2の対の読み出し電圧差を差動増幅している間に実施することができる。このため、アクセスタイムやサイクルタイムに影響を与えることなく行なうことができる。
【0025】ここで、ダミーセルのセル容量CDの限界値は、図2のメモリセルの「L」データを読み出す場合を示したビット線BL2、/BL2との間の電圧差が50mV以上であることが必要である。このため、読み出し参照電圧をVCC/2とし、メモリセルからの読み出し電圧差をΔVM、読み出し参照電圧をVCC/2とした場合のダミーセルからの読み出し電圧差をΔVDとすると、ΔVDの最大値ΔVDmaxはΔVM−ΔVDmax=50(mV)
となる。この式からダミーセルのセル容量の限界値はVCC=3(V)、CS=30(fF)、CB=300(fF)の場合、約18fFとなる。すなわち、ダミーセルのセル容量は18fF以下であることが必要である。ダミーセルのセル容量を18fFとした場合、「H」データの読み出し電圧差ΔVはΔV=220(mV)となり、従来例の136mVに比べて大きいことが分かる。さらにメモリセルの蓄積電荷量が90fCから60fCに低下しても、ΔVは約120mVである。このため、読み出しに全く影響しない。たとえ、蓄積電荷量が45fCまで半減してもΔV=85(mV)となり、やはり充分読み出すことができる。このためリフレッシュ特性の大幅な改善効果が期待できる。このダミーセルの容量値は電源電圧やメモリセル容量、ビット線容量に依存し、かつ動作マージンも充分に考慮する必要がある。本実施例ではこれらのマージンを広い範囲で設定することができる。また、ダミーセルのセル容量が小さくてもメモリセルのリフレッシュ特性を向上させることができる。
【0026】次に本発明の半導体メモリ装置の第2の実施例について図面を用いて説明する。図3は本発明のダミーセル構成のレイアウト図であり、図中DWL1,DWL2はポリシリコンまたはポリサイド配線により形成されたダミーワード線、DCR1,DCR2はポリシリコンまたはポリサイド配線により形成されたダミーセルリセット信号線、BL1,/BL1,BL2,/BL2はそれぞれポリサイド配線で形成されたビット線、1は素子分離領域で確定された活性領域であり、特にVSSは拡散層で形成された接地線領域、21〜24はポリサイド配線で形成されたビット線と拡散層を接続するためのコンタクト窓、41〜44はポリシリコンで形成されたダミーセル内電荷蓄積ノード、31〜34は電荷蓄積ノードと拡散層を接続するためのコンタクト窓である。
【0027】本実施例のダミーセルは2トランジスタ1キャパシタという構成であるが接地線を共通拡散層で形成しているため面積増大は最小限に抑えられている。
【0028】
【発明の効果】以上のように、本発明の半導体メモリ装置荷よれば、メモリセルの蓄積電荷量がリーク電流等で減少した場合でも充分な読み出し電圧差を得ることができ、リフレッシュ特性の優れたメモリ装置を提供することができるようになり、その実用的効果は極めて大きい。




 

 


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