Warning: copy(.htaccess): failed to open stream: Permission denied in /home/jp321/public_html/header.php on line 8
半導体メモリおよび画像処理装置 - 松下電器産業株式会社
米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 計算機;電気通信 -> 松下電器産業株式会社

発明の名称 半導体メモリおよび画像処理装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−192454
公開日 平成7年(1995)7月28日
出願番号 特願平5−330974
出願日 平成5年(1993)12月27日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 森 俊樹
要約 目的
画像処理装置において、表示装置への表示に要する時間を短縮するとともに、画像処理の高速化に適した構造を有する半導体メモリを提供する。

構成
半導体メモリ30に、メモリセルアレイ1、ローデコーダ2、カラムデコーダ3およびセンスアンプ4を設ける。また、メモリセルアレイ1に対するデータ入出力をおこなう内部データバス8に接続されたFIFO7と、FIFO7からの読み出しデータを外部へ出力するためのシリアルデータ出力端子16とを設ける。これにより、メモリセルアレイ1からFIFO7への高速なデータ転送と、FIFO7からのシリアルデータ出力が実現される。また、この半導体メモリを画像処理装置に用いることで、画像表示のための画像データへのアクセス期間が短縮され、画像処理のための画像プロセッサからの画像データアクセス期間が拡大される。
特許請求の範囲
【請求項1】 データを記憶するメモリセルアレイ、ローデコーダ、カラムデコーダおよびセンスアンプを備え、内部データバス及びデータ入出力端子を介してデータの入出力が可能に構成された半導体メモリにおいて、上記内部データバスに接続され、上記メモリセルアレイに記憶されるデータの読み出しが可能に構成されたFIFOと、該FIFOに接続され、上記FIFOを介して入力される読み出しデータを外部へ出力するためのシリアルデータ出力端子とを備えたことを特徴とする半導体メモリ。
【請求項2】 請求項1記載の半導体メモリにおいて、上記内部データバスのビット幅は、データ入出力端子のビット幅よりも大きいことを特徴とする半導体メモリ。
【請求項3】 データを記憶するメモリセルアレイ、ローデコーダ、カラムデコーダ、センスアンプ、内部デーバス、内部データバスに接続されたFIFOおよび該FIFOからの読み出しデータを外部へ出力するためのシリアルデータ出力端子を備えた半導体メモリと、該半導体メモリ内の上記メモリセルアレイの記憶データを表示するための表示装置と、上記半導体メモリ内で、上記メモリセルアレイから上記FIFOに読み出しデータを転送するよう制御する転送制御手段と、上記FIFOに転送された読み出しデータを、シリアルデータ出力端子を介して上記表示装置へ出力するよう制御する表示制御手段とを備えたことを特徴とする画像処理装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体メモリ及びこの半導体メモリを用いた画像処理装置に係り、特に、半導体メモリ及び画像処理装置の高速化対策に関する。
【0002】
【従来の技術】従来より、半導体メモリの重要な用途の1つである画像表示機能を備えた画処理装置に用いられる画像データを記憶するための画像メモリにおいては、ランダムアクセスメモリ(RAM)とRAMの1ライン分のデータを記憶するシリアルアクセスメモリ(SAM)とを備え、ランダムポートを介したRAMへのアクセスとシリアルポートを介したSAMへのアクセスとが共に可能なデュアルポートメモリ(VRAM)が用いられてきた。このVRAMは、表示のためのアクセスをシリアルポートを介してSAMに対しておこなうことにより、画像処理のためのアクセスをランダムポートを介したRAMへのアクセス可能な期間を拡大することができ、画像処理の高速化には有用であった。しかしながら、このVRAMはRAMに加えてシリアルアクセスのためのSAMを備えているため、実現するためのチップサイズが大きくなり高価なものとなっていた。
【0003】このため、コスト低減を目指した画像処理装置においては、DRAMと等価なコストで実現でき、かつデータ入出力の高速化が図られた高速DRAMが用いられている。図3は、かかる一般的な高速DRAMの構成を示す図である。同図において、10は半導体メモリ全体であって、該半導体メモリ10には、データを記憶するメモリセルアレイ1と、アドレス入力端子12を介して入力されるアドレス信号Sadからメモリセルアレイ1の任意の1行を選択するための信号を出力するローデコーダ2と、アドレス信号Sadを受けてメモリセルアレイ1の任意の列を選択するための信号を出力するカラムデコーダ3と、メモリセルアレイ1から読みだされた任意の列データを増幅するためのセンスアンプ4と、制御信号入力端子11を介して入力される制御信号Sctを受けて、半導体メモリ内の各機器の作動を制御するコントロール回路5とが配設されている。また、半導体メモリ10内には、カラムデコーダ3に内部データバス8を介して信号の授受可能に接続されるとともに、アドレス入力端子12とはアドレス入力端子12からの信号が入力可能に接続され、データ入出力端子とは信号の授受可能に接続されたマルチプレクサ6が配設されている。すなわち、このマルチプレクサ6により、アドレス入力端子12からの信号を受けて、入力信号の一つを選択して出力するようになされている。例えば、カラムデコーダ3により選択されたメモリセルアレイ1からの読み出しデータを内部データバス8を介して受けると、各信号の一つを選択してデータ入出力端子13に出力する。このメモリセルアレイ1からの読み出しデータのビット幅(内部データバス8のビット幅)をデータ入出力端子13のビット幅に対して大きくしておく(例えば、データ入出力端子13のビット幅を8ビット、内部データバス8のビット幅を16ビット以上にする)ことにより、アドレス入力端子12に与えられる連続するカラムアドレスに対応するデータをアドレスを用いてデータマルチプレクサ6を切り換えるだけで連続してデータ入出力端子13に出力することができる。
【0004】図4は、上記図3に示す高速DRAMを用いた画像処理装置の構成例である。同図に示すように、画像処理装置には、上記図3に示す高速DRAMを用いた画像メモリ10と、画像メモリ10に蓄えられた画像データに対して処理を行うための画像プロセッサ21と、該画像プロセッサ21からの信号を受けるFIFO22と、該FIFO22を制御するためのビデオタイミングコントローラ23と、画像メモリ10に蓄えられた処理画像を表示するためのCRT24と、画像プロセッサ21へ与えるクロックを発生するクロック発生回路25とが配設されている。
【0005】ここで、上記CRT24に画像メモリ10内のデータを表示するためには、下記の手順による。まず、画像プロセッサ21が画像メモリ10のデータを読み出し、FIFO22に与えるとともに、書き込み(W)クロックWckによりFIFO22内に書き込む。次に、ビデオタイミングコントローラ23からの読み出し(R)クロックRckによりFIFO22からデータを読み出し、CRT24へ表示データとして与え表示する。その際、CRT24への表示データは連続して与えなければならないため、FIFO22内のすべてのデータを読み出すまでに、前述の動作で画像メモリ10からあらたなデータをFIFO22に転送する。
【0006】
【発明が解決しようとする課題】しかしながら、上記図4のように、高速DRAMの画像メモリ10を用いた画像処理装置においては、画像メモリ10自体のコスト低減が可能であるが、反面、下記のような問題があった。
【0007】すなわち、上述のように、画像メモリ10のデータをCRT24に表示するに際し、画像メモリ10からCRT24へ与える表示データをいったんFIFO22へ転送する動作が必要となる。したがって、高速DRAMからなる画像メモリ10によってデータ入出力を高速化し、データ表示のための画像メモリ10からのデータ読み出しを短期間で完了することができるようにしていても、このFIFO22への転送をおこなっている間、画像プロセッサ21から画像メモリ10へのアクセスは中断される。そのため、高速RAMを使用しても、その高速機能が十分活用されない憾みがあった。
【0008】そこで、かかる従来の画像処理装置において、画像処理の高速化や、より複雑な画像処理のためには、画像処理のための画像プロセッサ21から画像メモリ10へのアクセス可能な期間を拡大させる必要があり、そのためには、画像メモリ10からFIFO22へのデータ転送期間を短縮し、画像表示のための画像メモリ10へのアクセス期間を短縮させなければならない。しかるに、図4に示す従来の画像処理装置の構成では、画像メモリ10からFIFO22へのデータ転送は画像メモリ10のデータ入出力ビット幅の単位でしかおこなうことができないため、転送すべきデータ量に応じた転送時間が必要となり、転送時間の短縮は困難であった。
【0009】本発明は斯かる点に鑑みてなされたものであり、その第1の目的は、半導体メモリの構成として、内部バスに接続されるFIFOを配設し、メモリセルアレイからFIFOへのデータ転送を内部バスで実行可能な構成することにより、低コストと高速化とを実現しうる半導体メモリを提供することにある。
【0010】また、第2の目的は、画像処理装置を、上述のような構成を有する半導体メモリを利用して、画像処理のためのアクセス時間の短縮を可能な構成とすることにより、画像処理装置のコストの低減と高速化とを図ることにある。
【0011】
【課題を解決するための手段】本発明は上記課題を解決するために、半導体メモリとしては、データを記憶するメモリセルアレイ、ローデコーダ、カラムデコーダおよびセンスアンプを備えた半導体メモリにおいて、内部データバスに接続されたFIFOと、該FIFOからの読み出しデータを外部へ出力するためのシリアルデータ出力端子を備えた構成とするものである。
【0012】また、画像処理装置としては、データを記憶するメモリセルアレイ、ローデコーダ、カラムデコーダ、センスアンプ、内部データバスに接続されたFIFOおよび該FIFOからの読み出しデータを外部へ出力するためのシリアルデータ出力端子を備えた半導体メモリと、上記半導体メモリ内の上記メモリセルアレイから上記FIFOへのデータ転送制御手段を備えた画像プロセッサと、上記半導体メモリ内の上記シリアルデータ出力端子からの読み出しデータを表示装置へ出力する手段を備えた構成とするものである。
【0013】
【作用】以上の構成により、請求項1の発明では、半導体メモリ内で、画像データを記憶するメモリセルアレイのデータの読み出しを行う際、メモリセルアレイからFIFOへの読み出しデータの転送が内部バスを用いて行われ、この転送された読み出しデータがシリアルデータ出力端子を介して外部に出力される。したがって、半導体メモリのデータ入出力端子を介して外部のFIFOに読み出しデータの転送を行う場合に比べて、データ入出力端子を介する必要がないので、転送が高速で行われることになる。
【0014】請求項2の発明では、上記請求項1の作用において、広いビット幅の内部バスを介してデータの転送が行われるので、転送がさらに高速化される。
【0015】請求項3の発明では、画像処理装置に高速転送が可能な半導体メモリが配設されているので、半導体メモリのメモリセルアレイに記憶された内容を表示装置に表示する場合、データ表示のためのメモリセルアレイへのアクセス期間が短縮され、画像処理のためのアクセス期間が拡大されることになる。
【0016】また、画像メモリとFIFOを同一半導体メモリ内に構成することにより、システムを構成するための部品点数が削減されるので、構成が簡略になり、かつコストが低減されることになる。
【0017】
【実施例】以下、図面に基づき、本発明の実施例について説明する。
【0018】図1は、実施例に係る半導体メモリ30の構成例を示す。同図において、半導体メモリ30には、データを記憶するメモリセルアレイ1と、アドレス入力端子12を介して入力されるアドレス信号Sadからメモリセルアレイ1の任意の1行を選択するための信号を出力するローデコーダ2と、アドレス信号Sadを受けてメモリセルアレイ1の任意の列を選択するための信号を出力するカラムデコーダ3と、メモリセルアレイ1から読みだされた任意の列データを増幅するためのセンスアンプ4と、制御信号入力端子11を介して入力される制御信号Sctを受けて、半導体メモリ内の各機器の作動を制御するコントロール回路5とが配設されている。また、半導体メモリ10内には、カラムデコーダ3に内部データバス8を介して信号の授受可能に接続されるとともに、アドレス入力端子12とはアドレス入力端子12からの信号が入力可能に接続され、データ入出力端子とは信号の授受可能に接続されたマルチプレクサ6が配設されている。この構成は、上記図3に示す従来の半導体メモリと同様である。
【0019】ここで、本発明の特徴として、半導体メモリ30内には、上記内部データバス8に接続され、かつWクロック入力端子14を介して入力されるWクロック信号WckとRクロック入力端子15を介して入力されるRクロック信号Rckとを受けるFIFO7と、FIFO7からの読出データを外部に出力するためのシリアルデータ出力端子16とが配設されている。
【0020】以下、上記各機器の作動について説明する。
【0021】カラムデコーダ3により選択されたメモリセルアレイ1からの読み出しデータは、内部データバス8を介し、データマルチプレクサ6と共にFIFO7に入力される。また、内部データバス8のデータは、アドレス入力端子12を介して入力されるアドレス信号Sdaのうちのカラムアドレスに応じ、データマルチプレクサ6により選択された後、データ入出力端子13に出力される。
【0022】次に、メモリセルアレイ1から読みだされたデータをFIFO7へ転送する場合、まず、制御信号入力端子11に転送モードであることを示す制御信号Sctが入力される。転送モードにおいては、コントロール回路5により、半導体メモリ30に対する読み出しモードと同一の内部制御が行われるが、データ入出力端子13に読み出しデータが出力されないように出力回路(図示せず)が制御される。読み出しモードと同様に、アドレス入力端子12に与えられるアドレスに応じてメモリセルアレイ1のデータが選択され内部データバス8に出力される。同時に、Wクロック入力端子14を介してFIFO7への書き込みクロックWckが入力されると、内部データバス8上のデータがFIFO7に書き込まれる。
【0023】一方、半導体メモリのページモードサイクルを用いて、アドレス入力端子12からカラムアドレスが連続的に入力されると、内部データバス8には入力されたカラムアドレスに応じた読み出しデータが連続して出力される。同時に、Wクロック入力端子14から書き込みクロックWckが連続的に入力されると、必要な量のデータがメモリセルアレイ1からFIFO7に書き込まれる。
【0024】また、FIFO7へ転送されたデータを読みだすには、Rクロック入力端子15を介して読み出しクロックYckを入力する。これにより、FIFO7からデータが読み出され、シリアルデータ出力端子16に出力される。
【0025】次に、図2は、上記図1に示す半導体メモリ30を用いた画像処理装置の構成を示す。同図において、画像処理装置には、上記図1の構成を有する半導体メモリを用いた画像メモリ30と、画像メモリ30に蓄えられた画像データに対して処理を行うための画像プロセッサ21と、画像メモリ30内の機器を制御するためのビデオタイミングコントローラ23と、画像メモリ10に蓄えられた処理画像を表示するためのCRT24と、画像プロセッサ21へ与えるクロックを発生するクロック発生回路25とが配設されている。
【0026】ここで、上記画像プロセッサ21は、画像メモリ30内のメモリセルアレイ1に蓄えられた画像データに対して処理をおこなう。画像メモリ30内のメモリセルアレイ1に蓄えられた処理画像を表示するためには、画像プロセッサ21が画像メモリ30に対してデータ転送サイクルを実行する制御信号SctとFIFO7への書き込み(W)クロックWckを与えることにより、前述の動作にしたがってメモリセルアレイ1のデータをFIFO7へ転送する。また、ビデオタイミングコントローラ23からの読み出し(R)クロックRckを画像メモリ30に与えることにより、FIFO7からデータをシリアルデータ出力端子16へ読み出し、CRT24へ表示データとして入力し、表示するようにしている。その場合、FIFO7へ転送したデータを読み出終えるまでに、前述と同様の動作によりメモリセルアレイ1からあらたなデータをFIFO7に転送することにより、CRT24へ連続したデータを与えることができる。
【0027】したがって、上記実施例では、半導体メモリ30において、メモリセルアレイ1に記憶されている画像データをFIFO7に転送する際には、内部バス8を用いて広いビット幅で転送することができ、かつ上記従来の画像装置のごとくデータ入出力端子12を介することなく実行できるので、転送に要する時間が短縮できる。よって、コストの増大を伴うことなく、高速化を図ることができる。
【0028】また、画像処理装置において、上述のようなFIFO7を内臓した半導体メモリ30を利用することで、システムを構成するための部品数を低減することができ、よって、さらにコストの低減を図ることができる。
【0029】
【発明の効果】以上説明したように、請求項1の発明によれば、半導体メモリの構成として、半導体メモリ内部のビット幅の広いデータバスを介してメモリセルアレイからFIFOへのデータ転送を可能とするとともに、シリアルデータ出力端子を介して読み出しデータを外部に出力可能な構成としたので、データの読み出しの際にデータ入出力端子を介さずに読み出しデータの転送を行うことで、データ転送の高速化を図ることができる。
【0030】請求項2の発明によれば、上記請求項1の発明において、内部データバスのビット幅をデータ入出力端子のビット幅よりも大きくするようにしたので、さらにデータ転送の高速化を図ることができる。
【0031】請求項3の発明によれば、画像処理装置の構成として、上記請求項1の発明の半導体メモリに表示装置を配設し、表示装置に読み出しデータを表示する際、半導体メモリ内のメモリセルアレイからFIFOに読み出しデータを転送し、さらにシリアルデータ出力端子を介して表示装置に出力するよう制御する構成としたので、表示装置への表示データ読み出しのためのメモリセルアレイへのアクセス期間を縮小することができ、画像処理のためのアクセス期間を拡大することができるとともに、システムを構成する部品点数が削減されることで、構成の簡略化とコストの削減とを図ることができる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013