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発明の名称 サンプルサーボ方式ディスク装置の基準クロック生成装置およびディスク装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−192401
公開日 平成7年(1995)7月28日
出願番号 特願平6−137689
出願日 平成6年(1994)6月20日
代理人 【弁理士】
【氏名又は名称】松田 正道
発明者 山田 真一 / 守屋 充郎 / 山口 博之 / 木納 俊之
要約 目的
1トラックのUD領域の個数を低減した高密度なディスクに対応でき、かつ基準クロック信号が安定に生成される状態に短時間に移行するすることができる。

構成
発振器130の出力信号に基づいてタイミングクロック生成回路119のPLL回路を動作させた状態でのVCOの出力信号を用いてユニークディスタンスを検出する。ユニークディスタンスを検出するとPLL回路の分周器の分周比を切り換え、クロックマーク信号(ANDゲート138の出力)に基づいてPLL回路を動作させる。なお、スイッチ139で発振器130の出力信号からクロックマーク信号に切り換える前後でVCOの発振周波数が一定になるように分周比を設定する。また、ユニークディスタンスを検出した後の最初のクロックマーク信号(ANDゲート140の出力)で分周器の計数値を零にプリセットし、以後のクロックマークの検出は分周器の計数値に基づいて行う。
特許請求の範囲
【請求項1】 情報の再生または記録を行う際にクロックマークを検出して得たクロックマーク信号を基準にしてPLL(phase locked loop)回路により情報の再生または記録の基準となる基準クロック信号を生成する装置において、クロック信号を発生するVCOと、前記VCOの出力するクロック信号を計数することで分周する分周手段と、前記分周手段の計数値に基づいてクロックマークを検出するクロックマーク検出手段と、クロック信号を生成するクロック発振手段と、前記クロックマーク検出手段の出力信号とクロック発振手段の出力信号を切り換えて出力する切り換え手段と、前記切り換え手段の出力信号と前記分周手段の出力信号の位相を比較し前記VCOに送る位相比較手段と、前記VCOの出力するクロック信号に基づいてユニークディスタンスを検出するユニークディスタンス検出手段と、前記ユニークディスタンス検出回路の出力信号に基づいて所定のマークを検出する基準マーク検出手段とを備え、前記切り換え手段は最初、前記クロック発振手段の信号を出力するように切り換えるとともに前記VCOの発振周波数が基準クロック信号の周波数と等しくなるように前記分周手段の分周比を設定し、前記ユニークディスタンス検出手段がユニークディスタンスを検出すると前記切り換え手段が前記クロックマーク検出手段の信号を出力するように切り換え、前記VCOの発振周波数が基準クロック信号の周波数と等しくなるように前記分周手段の分周比を設定した後に、前記基準マーク検出手段の出力信号に応じて前記分周手段の計数値を所定値にプリセットし、このようにして、前記VCOから所望の基準クロックを得ることを特徴とするサンプルサーボ方式ディスク装置の基準クロック信号生成装置。
【請求項2】 ディスクの回転数に応じたクロック信号を生成するように、前記クロック発振手段を構成したことを特徴とする請求項1記載のサンプルサーボ方式ディスク装置の基準クロック信号生成装置。
【請求項3】 前記所定のマークをユニークディスタンスを検出した直後のクロックマークとするように基準マーク検出手段を構成したことを特徴とする請求項1、又は2記載のサンプルサーボ方式ディスク装置の基準クロック信号生成装置。
【請求項4】 情報の再生または記録を行う際にクロックマークを検出して得たクロックマーク信号を基準にしてPLL(phase locked loop)回路により情報の再生または記録の基準となる基準クロック信号を生成する装置において、ディスク上のマークを検出して得たパルスを出力するマーク検出手段と、基準クロック信号を発生するVCOと、前記VCOの出力するクロック信号を計数することで分周する分周手段と、前記分周手段の計数値に基づいてクロックマークを検出するゲート信号を生成するクロックマークゲート生成手段と、前記クロックマークゲート生成手段の出力信号に基づいて前記マーク検出手段のパルスからクロックマークに対応したパルスを検出するクロックマーク検出手段と、前記クロックマーク検出手段の出力信号と前記分周手段の出力信号の位相を比較し前記VCOに送る位相比較手段と、前記クロックマークゲート生成手段が出力するゲート期間に前記マーク検出手段が出力するパルスの個数を検出するパルス計数手段と、前記パルス計数手段の計数値が1以外の場合を検出するノイズ検出手段と、その検出結果に応じて、前記位相比較手段の動作を停止する制御手段とを備えたことを特徴とするサンプルサーボ方式ディスク装置の基準クロック信号生成装置。
【請求項5】 情報の再生または記録を行う際にクロックマークを検出して得たクロックマーク信号を基準にしてPLL(phase locked loop)回路により情報の再生または記録の基準となる基準クロック信号を生成する装置において、ディスク上のマークを検出して得たパルスを出力するマーク検出手段と、基準クロック信号を発生するVCOと、前記VCOの出力するクロック信号を計数することで分周する分周手段と、前記分周手段の計数値に基づいてクロックマークを検出するゲート信号を生成するクロックマークゲート生成手段と、前記クロックマークゲート生成手段の出力信号に基づいて前記マーク検出手段のパルスからクロックマークに対応したパルスを検出するクロックマーク検出手段と、前記クロックマーク検出手段の出力信号と前記分周手段の出力信号の位相を比較し前記VCOに送る位相比較手段と、前記VCOのコントロール電圧をディスクが1回転する期間記憶し、記憶した値を前記VCOのコントロール電圧に印加(加える)する記憶手段とを備えたことを特徴とするサンプルサーボ方式ディスク装置の基準クロック信号生成装置。
【請求項6】 情報の再生または記録を行う際にクロックマークを検出して得たクロックマーク信号を基準にしてPLL(phase locked loop)回路により情報の再生または記録の基準となる基準クロック信号を生成する装置において、ディスク上のマークを検出して得たパルスを出力するマーク検出手段と、基準クロック信号を発生するVCOと、前記VCOの出力するクロック信号を計数することで分周する分周手段と、前記分周手段の計数値に基づいてクロックマークを検出するゲート信号を生成するクロックマークゲート生成手段と、前記クロックマーク検出手段の出力信号と前記分周手段の出力信号の位相を比較し前記VCOに送る位相比較手段と、前記VCOのコントロール電圧をディスクが1回転する期間記憶し、記憶した値を前記VCOのコントロール電圧に印加する記憶手段と、前記クロックマークゲート生成手段が出力するゲート期間に前記マーク検出手段が出力するパルスの個数を計数するパルス計数手段と、前記パルス数検出手段の計数値が1以外の場合を検出するノイズ検出手段と、その検出結果に応じて、前記位相比較手段の動作を停止する制御手段とを備えたことを特徴とするサンプルサーボ方式ディスク装置の基準クロック信号生成装置。
【請求項7】 記憶手段はVCOのコントロール電圧のローパスフィルタを介した値を記憶し、かつ記憶した番地をずらして読みだし、印加するように記憶手段を構成したことを特徴とする請求項5記載のサンプルサーボ方式ディスク装置の基準クロック信号生成装置。
【請求項8】 記憶手段はVCOのコントロール電圧のローパスフィルタを介した値を記憶し、かつ記憶した番地をずらして読みだし、印加するように記憶手段を構成したことを特徴とする請求項6記載のサンプルサーボ方式ディスク装置の基準クロック信号生成装置。
【請求項9】 ディスクが1回転する全期間でパルス計数手段の計数値が1の場合にVCOのコントロール電圧を記憶するように記憶手段を構成したことを特徴とする請求項6記載のサンプルサーボ方式ディスク装置の基準クロック信号生成装置。
【請求項10】 クロックマーク及びウォブルマークを周期的に記録したトラックを有するディスクを用いて情報の再生または記録を行う装置において、クロック信号を発生するVCOと、前記VCOが出力するクロック信号を計数することで分周する分周手段と、前記分周手段の計数値に基づいてクロックマークを検出するクロックマーク検出手段と、前記クロックマーク検出手段の出力信号と前記分周手段の出力信号の位相を比較し前記VCOに送る位相比較手段と、前記分周手段の計数値に基づいてウォブルマークを検出するゲートを生成するウォブルマークゲート生成手段と、ディスク上の情報を検出する信号検出手段と、前記信号検出手段の出力信号を前記クロックマーク検出手段の処理時間に相当する時間だけ遅延して出力する遅延手段と、前記遅延手段の出力信号と前記ウォブルマークゲート生成手段の出力信号をもちいて情報を再生する位置とトラック中心のずれを量を検出するトラックずれ量検出手段とを備えたことを特徴とするディスク装置。
【請求項11】 クロックマーク及びウォブルマークを周期的に記録したトラックを有するディスクを用いて情報の再生または記録を行う装置において、クロック信号を発生するVCOと、前記VCOが出力するクロック信号を計数することで分周する分周手段と、前記分周手段の計数値に基づいてクロックマークを検出するゲート信号を生成するクロックマークゲート生成手段と、ディスク上の情報を検出する信号検出手段と、前記信号検出手段の出力信号に基づいてディスク上のマークを検出して得たパルスを出力するマーク検出手段と、前記クロックマークゲート生成手段の出力信号を前記マーク検出手段の処理時間に相当する時間だけ遅延して出力する第1の遅延手段と、前記第1の遅延手段の出力信号に基づいて前記マーク検出手段のパルスからクロックマークに対応したパルスを検出するクロックマーク検出手段と、前記分周手段の出力信号を前記マーク検出手段の処理時間に相当する時間だけ遅延して出力する第2の遅延手段と、前記クロックマーク検出手段の出力信号と前記第2の遅延手段の出力信号の位相を比較し前記VCOに送る位相比較手段と、前記分周手段の計数値に基づいてウォブルマークを検出するゲートを生成するウォブルマークゲート生成手段と、前記信号検出手段の出力信号と前記ウォブルマークゲート生成手段の出力信号をもちいて情報を再生する位置とトラック中心のずれを量を検出するトラックずれ量検出手段とを備えたことを特徴とするディスク装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、サンプルフォーマット形式のディスクに情報を記録する、または記録されている情報を再生するための基準クロック信号を生成する基準クロック信号生成装置及びディスク装置に関するものである。
【0002】
【従来の技術】サンプルサーボ方式の光ディスクについて図33を用いて説明する。図33において、1001は光ディスクの基板で、たとえば厚さ1.2mmのポリカーボネイト等の樹脂で形成されており、一方の表面上にはクロックマーク(クロックピットともいう)1005と、ウォブルマーク(トラッキングマークあるいはトラッキングピットともいう)と称するマークのうちの第1ウォブルマーク1006と、第2ウォブルマーク1007とがインジェクション等の手法で形成されている。このクロックマーク1005、ウォブルマーク1006及び、1007は、記録媒体基板1001の中心Oから発する放射状の直線と一点鎖線1004で示したスパイラルまたは同心円状のトラックの中心線との交点に配置される。同期用のクロックマーク1005の前後のトラック中心線の両サイドにわずかずつ(たとえば1/4トラックピッチずつ)偏位した位置にトラッキングサーボのための第1ウォブルマーク1006、第2ウォブルマーク1007が設けられている。このクロックマーク1005及びウォブルマーク1006、1007はサーボ領域1002を構成する。そして、各サーボ領域1002の間には、これも放射状に情報領域1003が形成されている。1トラック上の複数の情報領域1003の内の数個の情報領域1010には、記録媒体基板1001の中心Oから発する放射状の直線1013と一点鎖線1004で示したスパイラルまたは同心円状のトラックの中心線との交点にマーク1011が配置される。また、記録媒体基板1001の中心Oから発する放射状の直線1014と一点鎖線1004で示したスパイラルまたは同心円状のトラックの中心線との交点にマーク1012が配置される。マーク1011及びマーク1012は、クロックマーク1005と同様にインジェクション等の手法で形成されている。また、情報領域1010にはトラックのアドレスを示すマークが、情報領域1003にはデータを示すマークが同様にインジェクション等の手法で形成されている。その表面上にはアルミニューム等の反射膜が形成されている。ここで、直線1013と直線1014の角度は、全ての情報領域1010で同じである。かつ、その角度は、サーボ領域1002、情報領域1003及び情報領域1010のアドレス領域における各マークがなす放射状直線同士がなす角度と同じにならないような値に設定されている。よって、ディスクを一定回転数で回転させた場合には、マーク1011からマーク1012までの時間間隔は他に存在しない。一般にマーク1011からマーク1012までの時間間隔をユニークディスタンスという。以下、UDと記す。図34の模式図(a)に図1に示したディスク上のマーク(ピット)の配列を模式的に示す。1006aから1006dは第1ウォブルマークを示し、1005aから1005dはクロックマークを示し、1007aから1007dは第2ウォブルマークを示しめす。なお、情報領域1010のアドレス領域にはトラックのアドレスを示すマークが形成され、情報領域1003にはデータを示すマークが形成されている(図示せず)。また、すべてのマークはクロックマークとクロックマークの間隔を所定の値で等分した位置に同期して形成されている。従って、情報の再生または記録を行う際は、クロックマークを検出して得たクロックマーク信号を基準にしてPLL(phase locked loop)回路により情報の再生または記録の基準となる基準クロック信号を生成する。基準クロック信号を波形(b)に示す。上述したようにマーク1011からマーク1012までのUD領域の期間は他の領域では発生しない期間となっている。よって、このUD領域を検出してマーク1012から所定の間隔で配置されたクロックマーク1005を抜き出す。同時に、PLL回路を用いて検出したクロックマーク1005に基づいて上述した基準クロック信号を発生させる。PLL回路の動作が安定する以前は、UD領域を基準にして所定の周期で配置されたクロックマーク1005を検出する。PLL回路の動作が安定した後は、PLL回路が発生する基準クロック信号に基づいてクロックマーク検出用のゲート信号を生成しクロックマーク1005を検出する。また、この基準クロック信号に基づいて第1ウォブルマーク1006及び第2ウォブルマーク1007を検出する為のゲート信号を生成する。このゲート信号を用いて第1ウォブルマーク及び第2ウォブルマークによるディスクからの反射光量の差を検出し、光ビームのトラック中心からのずれを検出してトラッキング制御を行う。
【0003】
【発明が解決しようとする課題】上述したように、従来の光ディスク装置において、更なる記録密度の向上を図る為に1トラック中のUD領域の数を少なくすると、1個のUDを基準にして生成するクロックマーク検出用のゲートの個数が増大する。一般にディスクの偏心やモータの回転変動等によりクロックマークの位置は変動する。よって、UD領域を検出した時点から時間が経過するにしたがってクロックマーク検出用のゲートはクロックマーク位置からずれてくる。しかしながら、PLL回路が定常状態なるためには数十個のクロックマークが正確に検出される必要があるのでPLL回路を安定な状態にすることができない。
【0004】また、従来の光ディスク装置では、クロックマーク検出用のゲート信号が開いている期間のマークに対応するパルス信号がPLL回路に入力され基準クロック信号を発生する。この方法では、クロックマーク検出用のゲート信号が開いている期間にノイズ等によって擬似のパルスが発生するとPLL回路は擬似のパルスに基づいて動作する。この結果、PLL回路は基準クロック信号と異なる信号を出力することになる。クロックマーク検出用のゲート信号はPLL回路の出力信号である基準クロック信号に基づいて生成するのでクロックマークを検出できなくなる。その結果、さらにPLL回路の出力信号は基準クロック信号からずれることになる。
【0005】また、ウォブルマークを検出する為のゲート信号も同様にずれるので、光ビームのトラック中心からのずれが検出できなくなる。従って、トラッキング制御も不安定になってしまう。
【0006】本発明の目的は、1トラックのUD領域の個数を低減した高密度なディスクに対応でき、かつ基準クロック信号が安定に生成される状態に短時間に移行するすることができるサンプルサーボ方式ディスク装置の基準クロック信号生成装置を提供することである。
【0007】また、本発明の別の目的は、クロックマークの近傍にノイズが発生した場合でも基準クロック信号がそのノイズの影響を受けない基準クロック信号生成装置を提供することである。
【0008】
【課題を解決するための手段】この目的を達成するために本発明の基準クロック信号生成装置は、クロック信号を発生するVCOと、VCOの出力するクロック信号を計数することで分周する分周手段と、分周手段の計数値に基づいてクロックマークを検出するクロックマーク検出手段と、クロック信号を生成するクロック発振手段と、クロックマーク検出手段の出力信号とクロック発振手段の出力信号を切り換えて出力する切り換え手段と、切り換え手段の出力信号と分周手段の出力信号の位相を比較しVCOに送る位相比較手段と、VCOの出力するクロック信号に基づいてユニークディスタンスを検出するユニークディスタンス検出手段とユニークディスタンス検出回路の出力信号に基づいて所定のマークを検出する基準マーク検出手段とを備え、基準クロック信号を生成する際は、切り換え手段がクロック発振手段の信号を出力するように切り換えるとともにVCOの発振周波数が基準クロック信号の周波数と等しくなるように分周手段の分周比を設定し、ユニークディスタンス検出手段がユニークディスタンスを検出すると切り換え手段がクロックマーク検出手段の信号を出力するように切り換え、VCOの発振周波数が基準クロック信号の周波数と等しくなるように分周手段の分周比を設定した後に基準マーク検出手段の出力信号に応じて分周手段の計数値をプリセットするものである。
【0009】また、上記目的を達成するために、ディスク上のマークを検出して得たパルスを出力するマーク検出手段と、基準クロック信号を発生するVCOと、VCOの出力するクロック信号を計数することで分周する分周手段と、分周手段の計数値に基づいてクロックマークを検出するゲート信号を生成するクロックマークゲート生成手段と、クロックマークゲート生成手段の出力信号に基づいてマーク検出手段のパルスからクロックマークに対応したパルスを検出するクロックマーク検出手段と、クロックマーク検出手段の出力信号と分周手段の出力信号の位相を比較しVCOに送る位相比較手段と、クロックマークゲート生成手段の出力信号が出力するゲート期間にマーク検出手段が出力するパルスの個数が1個以外の場合を検出するノイズ検出手段とを備え、ノイズ検出手段の出力信号に応じて位相比較手段の動作を停止する。
【0010】
【作用】本発明の基準クロック生成装置は、上記の構成において、VCOが生成するクロック信号の周波数はユニークディスタンスを検出する前後で等しく、かつユニークディスタンスを検出した後の所定のマーク信号で分周器の計数値をプリセットするのでPLL回路はクロックマークに同期した状態へ安定に、かつ高速に移行する。
【0011】また、本発明の基準クロック生成装置は、上記の構成において、クロックマーク検出用のゲートの期間にノイズが発生したことを検出して、位相比較手段の動作を停止することにより、PLL回路が誤動作することを防止できる。
【0012】すなわち、本発明では、発振器の出力信号に基づいてタイミングクロック生成回路のPLL回路を動作させた状態でのVCOの出力信号を用いてユニークディスタンスを検出する。ユニークディスタンスを検出するとPLL回路の分周器の分周比を切り換え、クロックマーク信号(ANDゲートの出力)に基づいてPLL回路を動作させる。なお、スイッチで発振器の出力信号からクロックマーク信号に切り換える前後でVCOの発振周波数が一定になるように分周比を設定する。また、ユニークディスタンスを検出した後の最初のクロックマーク信号(ANDゲートの出力)で分周器の計数値を零にプリセットし、以後のクロックマークの検出は分周器の計数値に基づいて行う。
【0013】
【実施例】以下、本発明の実施例について図面を参照して説明する。
【0014】図33は、本発明の概略を説明するための光ディスクを示す図である。尚、図33は従来例の基準クロック信号生成装置の説明で用いたものである。
【0015】マークはクロックマーク1005とクロックマーク1005の間隔を所定の値で等分した位置に同期して形成されている。従って、情報の再生または記録を行う際は、クロックマークを検出して得たクロックマーク信号を基準にしてPLL(phase locked loop)回路により基準クロック信号を生成し、基準クロック信号に基づいて情報の再生または記録を行う。以下では、基準クロック信号が生成されている状態を動作モードと記す。ここで、PLL回路の基本的な構成を簡単に説明する。
【0016】PLL回路は、クロック信号を発生するVCOと、クロック信号を分周し分周パルスを出力する分周器と、クロックマーク信号と分周パルスとを位相比較する位相比較器と、位相比較器の出力に基づいてVCOの制御信号を作るループフィルタにより構成される。尚、分周器はVCOの出力するクロック信号を計数し、所定のクロック数を計数すると計数値をクリアーし再度計数を開始する。分周器はこの動作を繰り返す。分周器は計数値が零の場合に分周パルスを出力し、位相比較器に送る。従って、分周器の分周比を所定の値に設定することでVCOは基準クロック信号を生成する。尚、分周器はクリアーされると計数値が零になるように構成されている。
【0017】以下、動作モードに移行する動作について説明する。
【0018】マーク1011からマーク1012までのUD領域の期間は他の領域では発生しない期間となっている。よって、このUD領域を検出してマーク1012から所定の間隔で配置されたクロックマーク1005を検出する。UD領域の検出は基準クロック信号と同じ周波数のクロック信号を生成し、このクロック信号に基づいて行う。以下、このクロック信号をUD検出用クロック信号と記す。UD検出用クロック信号は、上述したPLL回路の位相比較器にクロックマーク信号に代えてディスクの回転速度に対応したクロック信号を入力し、かつ分周器の分周比を所定の値1/Nに設定することで生成される。以下では、UD検出用クロック信号が生成されている状態をスタンバイ・モードと記す。
【0019】スタンバイ・モードにおいてUD領域を検出すると分周比を1/Nから1/Mに切り替える。尚、分周比1/Mは、位相比器の入力がクロックマーク信号の場合にVCOが基準クロック信号を生成する値である。また、位相比較器の入力をディスクの回転速度に対応したクロック信号からクロックマークを検出して得たクロックマーク信号に切り替える。そして、UD領域を検出した後の最初のクロックマークを検出し、分周器の計数値をクリアーする。従って、分周パルスが出力され、分周パルスがクロックマーク信号に同期する。計数値が零のタイミングがクロックマーク信号に同期するので、UD領域を検出した後の2番目以降のクロックマークは、分周器の計数値に基づいて検出用のゲート信号を生成しそのゲート信号を用いて検出することができる。従って、スタンバイ・モードから動作モードに移行することができる。尚、スタンバイ・モードから動作モードに移ってもVCOの発振周波数はほぼ一定であるので、スタンバイ・モードから動作モードへの移行が安定に、かつ高速に行える。
【0020】以下、本発明の第1の実施例の基準クロック生成装置を用いた光ディスク装置について、そのブロック図である図1を用いて詳細に説明する。図1において、ディスク100はモ−タ101の回転軸102に取り付けられている。そして、モータ101は発振器130の出力するクロック信号に応じた回転速度で回転するようにモータ制御回路123により制御される。
【0021】移送台104内には、たとえば半導体レーザ等の光源105、カップリングレンズ106、偏光ビ−ムスプリッタ107、1/4波長板108、全反射鏡109、光検出器111およびアクチュエ−タ112の固定部(図示せず)が取り付けられており、移送台104は、たとえばリニアモータ等の移送モータ103によってディスク100の半径方向に移動するように構成されている。
【0022】移送台104内に配置された半導体レ−ザ等の光源105より発生した光ビ−ムは、カップリングレンズ106で平行光にされた後に、偏光ビ−ムスプリッタ107、1/4波長板108を通過し、全反射鏡109で反射され、集束レンズ110によりディスク100の記録面上に集束して照射される。ディスク100の記録面により反射された反射光は、集束レンズ110を通過して全反射鏡109で反射され、1/4波長板108を通過した後に偏光ビ−ムスプリッタ107で反射され、光検出器111上に照射される。集束レンズ110はアクチュエ−タ112の可動部に取り付けられている。トラッキング用のコイル113に電流を流すと、固定部に取り付けられた永久磁石(図示せず。)から受ける電気磁気力によって集束レンズ110はディスク100の半径方向、すなわちディスク100上のトラックを横切るように(図上では左右に)移動する。また、アクチュエ−タ112の可動部にはフォ−カス用のコイル(図示せず)も取り付けられており、このコイルに電流を流すと固定部に取り付けられた永久磁石(図示せず。)からこのコイルが受ける電気磁気力によって集束レンズ110はディスク100の面と垂直な方向に移動できるように構成されている。そして、集束レンズ110はディスク100上に照射されている光ビ−ムが常に所定の集束状態となるようにフォ−カス制御されている。以下の説明は、フォーカス制御が正常に動作している状態であるとする。
【0023】ディスク100からの反射光は、光検出器111で受光され電流に変換される。ディスク100からの反射光量はディスク上のマークの有無に応じて変化するので、光検出器111の出力値はディスク上のマークの有無に応じて変化する。従って、電流を電圧に変換するI/V変換器114の出力レベルは、ディスク上のマークの有無を示す。I/V変換器114の出力はピーク検出回路133及び2値化回路134に送られる。ピーク検出回路133はディスク上のマークの中心位置を示すパルスを出力する。また、2値化回路134は入力信号を所定のレベルで、ハイレベルまたはローレベルの2値化に変換する。尚、ハイレベルがマークを示すように構成する。以下、ピーク検出回路133の出力信号をピーク検出信号と記す。ピーク検出信号の中でクロックマークに対応したパルスが上述したクロックマーク信号である。また、2値化回路134の出力信号を2値化信号と記す。
【0024】ここで、図1に示したブロック図の大まかな動作の流れを説明する。コントロール回路132は光ディスク装置がスタンバイ・モードになるようにデータライン150を介してゲート生成回路136及びUD検出回路135に指令を送る。ゲート生成回路136はデータライン151を介してスイッチ139の端子bと端子cを接続する。従って、タイミングクロック生成回路119の端子aには発振器130の出力信号が入力される。タイミングクロック生成回路119は上述したPLL(phase locked loop)回路を内蔵している。タイミングクロック生成回路119は端子aに入力されるクロックに同期し、かつその周波数のN倍またはM倍の周波数のクロックを生成する。1/Nまたは1/MはPLL回路が内蔵する分周器の分周比である。タイミングクロック生成回路119は、生成したクロックを端子dよりUD検出回路135及びゲート生成回路136へ出力する。なお、分周比1/Nまたは1/Mの切り替えは端子cのレベルによって制御される。スタンバイモードでは1/Nを選択する。なお、端子dより出力されるクロックの周波数が基準クロック信号の周波数と等しくなるように分周比1/Nを予め設定しておく。
【0025】スタンバイモードにおいてコントロール回路132がデータライン150を介してUD検出回路135及びゲート発生回路136に動作モードになるように指令を送る。
【0026】UD検出回路135は動作モードになるように指令を受けるとタイミングクロック生成回路119の端子dから出力されるクロック信号、ピーク検出信号及び2値化信号に基づいて光ビームスポットがUD領域を通過したことを検出する。UD検出回路135がUD領域を検出するとゲート生成回路136はタイミングクロック生成回路119の分周比を1/Nから1/Mに切り換える。ここで、分周比1/Mはクロックマーク信号が端子aに入力された場合にPLL回路が基準クロック信号と等しい周波数のクロックを生成する値に予め設定されている。また、ゲート生成回路136は、UD検出回路135がUD領域を検出したタイミングを基準にしてUD領域を検出した後の最初のクロックマークを検出するゲート信号を生成する。このゲート信号は、端子bよりANDゲート140の端子aに送られる。
【0027】ANDゲート140の端子bにはピーク検出信号が入力されているのでANDゲート140の出力はUD領域を検出した後の最初のクロックマーク信号となる。このクロックマーク信号は、タイミングクロック生成回路119の端子bに送られる。
【0028】タイミングクロック生成回路119は端子bにUD領域を検出した後の最初のクロックマーク信号が送られるとPLL回路の分周器の計数値をクリアーする。従って、UD領域を検出した後の2番目以降のクロックマークは、タイミングクロック生成回路119の分周器の計数値に基づいて検出することができる。計数値に基づいて生成されたクロックマークを検出する為のゲート信号は、タイミングクロック生成回路119の端子eよりANDゲート138の端子aに送られる。ANDゲート138の端子bにはピーク検出信号が入力されているので、ANDゲート138の出力はクロックマーク信号になる。
【0029】スイッチ139の端子cは、UD領域を検出した後の最初のクロックマーク信号の直前に端子bと切り放され、端子aに接続される。従って、UD領域を検出した後のクロックマーク信号は、タイミングクロック生成回路119の端子aに送られる。タイミングクロック生成回路119が内蔵するPLL回路の分周比は1/Mに切り替わっているので、端子aにクロックマーク信号が入力されると基準クロック信号を生成する。従って、動作モードへの移行が完了する。
【0030】次に図1に示した光ディスク装置の動作を図2に示した波形図と共に説明する。模式図(a)は従来例の図33に示したディスク上のマークの配列を模式的に示した図である。波形(b)はI/V変換器114の出力信号を、波形(c)はピーク検出回路133の出力信号を、波形(d)は2値化回路134の出力信号を、波形(e)はスイッチ139の出力信号を、波形(f)はタイミングクロック生成回路119の出力端子dの信号を、波形(g)はコントロール回路132の出力端子aの信号を、波形(h)はユニークディスタンス検出回路135(以下、UD検出回路と記す。)の出力信号を、波形(i)はゲート生成回路136の出力端子bの信号を、波形(j)はゲート生成回路136の出力端子aの信号を、波形(k)はANDゲート140の出力信号を、波形(l)はタイミングクロック生成回路119の端子eの出力信号を、波形(m)はタイミングクロック生成回路119の端子gの出力信号を、波形(n)はタイミングクロック生成回路119の端子hの出力信号をそれぞれしめす。
【0031】模式図(a)において第1、第2ウォブルマークは中心線(一点鎖線)に対して図の上下にずれて配置されている。ここで、クロックマークからクロクマークの間を22等分した位置のいずれかにウォブルマーク、アドレスマーク及びUD領域を形成する為のマークが、形成されているとする。22等分した各位置を0ビットから21ビットとし、クロックマークが0ビット、第2ウォブルマークが3ビット、UD領域の先頭のマークが11ビット、UD領域の終端のマークが16ビット及び第1ウォブルマークが19ビットにそれぞれ位置するとする。また、0ビットから21ビットまでを1ブロックとし1トラックは1000ブロックから構成されるとする。尚、ディスクか所定の回転数で回転している状態で、この0ビットから21ビットに同期したクロックが基準クロック信号となる。情報領域にはデータが記録されているとする。
【0032】UD領域の間隔は情報領域に記録されるデータや予め形成されているアドレス用のマーク、クロックマーク及びウォブルマークでは発生しない固有な間隔となっている。
【0033】模式図(a)のディスク上を光ビームスポットが移動すると、I/V変換器114の出力信号は波形(b)となる。この出力信号は2値化回路134及びピーク検出回路133に送られる。2値化回路134は入力される信号を所定のレベルで2値化し波形(d)に示した2値化信号を出力する。また、ピーク検出回路133はマークの中心位置を検出した波形(c)に示すピーク検出信号を出力する。コントロール回路132の出力端子aの信号は、時間t0以前ではローレベル(波形(g)に示す。)である。尚、時間t0以前はスタンバイ・モードである。ゲート生成回路136はコントロール回路132の出力端子aの信号がローレベルの状態では端子aにローレベルの信号を出力する。
【0034】スイッチ139はコントロール端子dがハイレベルの場合に端子aと端子cが接続され、ローレベルの場合は端子bと端子cが接続されるように構成されている。従って、スタンバイ・モードでは端子bと端子cが接続され、タイミングクロック生成回路119の端子aには発振器130の出力信号が入力される(波形(e)に示す。)。
【0035】タイミングクロック生成回路119に内蔵されたPLL回路は、モータの回転速度に対応した発振器130の出力信号に基づいて動作し、この出力信号のN倍の周波数のクロック信号を発生する。尚、上述したように、PLL回路が発生するクロック信号は基準クロック信号と同じ周波数の信号となる。即ち、タイミングクロック生成回路119の端子dよりUD検出用クロックが出力される。
【0036】タイミングクロック生成回路119の端子dの出力波形を波形(f)に示す。時間t1以前ではUD検出用クロック信号である。
【0037】UD検出回路135はコントロール回路132の出力端子aの信号が時間t0でハイレベルになると(波形(g)に示す。)、2値化信号及びピーク検出信号に基づいてUD領域を検出する動作を開始する。
【0038】UD領域の間隔は情報領域に記録されるデータや予め形成されているアドレス用のマーク、クロックマーク及びウォブルマークでは発生しない固有な間隔である。従って、タイミングクロック生成回路119の端子dから出力されるUD検出用クロック信号で、2値化信号(波形(d)に示す。)のローレベルの期間を計測しUD領域を検出する。尚、基準クロック信号と同じ周波数のUD検出用クロックを用いて計測するので、発振器130の周波数を変えてモータ101の回転数を変えた場合でも構成を変更することなく対応できる。
【0039】UD検出回路135はUD領域を時間t1に検出すると出力をハイレベルに切り替える(波形(h)に示す。)。時間t1で波形(h)がハイレベルになるとタイミングクロック生成回路119の端子cがハイレベルに設定されるので上述したPLL回路の分周比が1/Mに切り替わる。
【0040】ゲート生成回路136はUD検出回路135から送られる信号がハイレベルに切り替わると、検出したUD領域の後の最初のクロックマークを検出する為のゲート信号を端子bに出力する(波形(i)に示す。)。波形(i)のゲート信号は時間t1から時間s0が経過後に時間s1の期間だけハイレベルとなる信号である。尚、このゲート信号はUD検出用クロック信号に基づいて生成する。
【0041】ANDゲート140の端子aには、UD検出後の最初のクロックマークを検出するゲート信号(波形(i)に示す。)が入力され、端子bにはピーク検出信号が入力される。従って、ANDゲート140の出力はUD領域を検出した直後の最初のクロックマーク信号になる(波形(k)に示す。)。波形(k)に示したパルスでPLL回路の分周器の計数値をクリアーする。従って、分周パルスはクロックマーク信号にほぼ同期する。尚、分周器の動作については詳細に後述する。
【0042】タイミングクロック生成回路119の出力端子eの信号はクロックマークを検出するためのゲート信号であり、分周器の計数値に基づいて生成される。
【0043】分周器の計数値はUD領域を検出した直後の最初のクロックマーク信号(波形(k)に示す。)でクリアーされ、分周パルスとクロックマークが同期する。従って、分周器の計数値に基づいてUD領域を検出した後の2番目以後のクロックマークを検出するためのゲート信号を生成することができる。よって、ANDゲート138の出力はクロックマーク信号になる(波形(l)に示す。)。クロックマーク信号はタイミングクロック生成回路119の端子aに入力されるので、タイミングクロック生成回路119は、基準クロック信号を安定に発生する。タイミングクロック生成回路119の端子gの出力は第1ウォブルマークを検出するためのゲート信号である(波形(m)に示す)。また、端子hの出力は第2ウォブルマークを検出するためのゲート信号である(波形(n)に示す。)。波形(m)及び波形(n)に示したゲート信号は、クロックマークを検出する為のゲート信号と同様に分周器の計数値に基づいて生成する。トラッキングエラー検出回路115はタイミングクロック生成回路119の端子g及び端子hより送られるゲート信号及びI/V変換器114より送られる信号に基づいて光ビームスポットとトラックの位置ずれを検出する。すなわち、トラッキングエラー検出器115はI/V変換器114の出力信号から第1と第2ウォブルマークのピーク値を検出し、両ピーク値の差よりディスク100上のトラックと光ビームスポットとの位置ずれを示す信号、すなわちトラッキングエラー信号を生成する。そして、このトラッキングエラー信号は制御回路116を介してアクチュエータ112に加えられ、ディスク100上の光ビームスポットは第1と第2ウォブルマークの中間、すなわちトラックの中心に位置するようにトラッキング制御される。また、トラッキングエラー信号は制御回路116から移送モータ103に加えられ、集束レンズ110が自然の状態を中心にディスクの半径方向へ移動するように移送台104を移送制御する。
【0044】以下、それぞれのブロックについて詳細に説明する。最初にピーク検出回路133について説明する。図3にピーク検出回路133のブロック図を示す。端子200は図1のデータライン146に接続されている。また、端子201は図1のデータライン147に接続されている。
【0045】コンデンサ203及び抵抗202は微分回路204を構成している。端子200に入力された信号は微分回路204によって微分されコンパレータ205の端子−に送られる。コンパレータ205は端子+に入力される信号レベルが端子−に入力される信号レベルより高い場合にハイレベルの信号を出力し、逆の場合にはローレベルの信号を出力する。コンパレータ205の端子+は零レベルに設定されている。また、コンパレータ205の出力は、端子201に接続されている。図4に示した波形を用いて動作を説明する。各波形の縦軸は信号のレベルを示し、横軸は時間を示す。波形(a)の信号が端子200に入力された場合の動作を説明する。波形(a)のピークがマークの中心位置を示す。波形(b)は微分回路204の出力を示す。波形(a)のピーク位置で零クロスする波形となる。波形(b)がコンパレータ205で2値化され波形(c)となる。波形(c)の立ち上がりエッジがピーク位置を示す。
【0046】次に2値化回路134について説明する。図5に2値化回路134のブロック図を示す。端子300は図1のデータライン146に接続されている。また、端子301は図1のデータライン153に接続されている。
【0047】端子300はコンパレータ302の端子+に接続されている。コンパレータ302は端子+に入力される信号レベルが端子−に入力される信号レベルより高い場合にハイレベルの信号を出力し、逆の場合にはローレベルの信号を出力する。電源303はコンパレータの端子−を所定のレベルに設定する。
【0048】図6に示した波形を用いて動作を説明する。各波形の縦軸は信号のレベルを示し、横軸は時間を示す。波形(a)の信号が端子300に入力された場合の動作を説明する。波形(b)はコンパレータ302の出力波形を示す。波形(a)のレベルEは電源303のよって設定されるコンパレータ302の端子−のレベルを示す。コンパレータ302は端子+に入力される信号(波形(a)に示す。)をレベルEを基準に2値化し、波形(b)に示した波形となる。ハイレベルの期間がディスク上のマークの位置に対応する。
【0049】次にUD検出回路135ついて説明する。図7にブロック図を示す。入力端子400にタイミング発生回路119で生成されたUD検出用クロックが入力される。また、入力端子401に2値化回路134の出力である2値化信号が、入力端子402にピーク検出回路133の出力であるピーク検出信号が、端子416にはコントロール回路132の端子aの信号がそれぞれ入力される。端子405は図1のゲート生成回路136及びタイミングクロック生成回路119の端子cに接続される。
【0050】UD検出用クロックはカウンタ403の端子CKに送られる。カウンタ403は端子CLRがローレベルの期間は端子CKに入力されるクロックを計数する。コンパレータ404はカウンタ403の計数値とデータ設定回路411に設定される値を比較し、等しい場合にハイレベルの信号を出力する。コンパレータ404の出力がハイレベルになるとフリップフロップ406の出力はハイレベルになる。フリップフロップ406の出力信号はフリップフロップ407の端子Dに接続されている。フリップフロップ407の端子CKはピーク検出回路133の出力であるピーク検出信号が入力されている。よって、フリップフロップ407の出力は、端子Dがハイレベルの状態で端子CKにピーク検出信号が入力された場合にハイレベルになる。フリップフロップ407の出力は端子405に送られる。
【0051】図2の波形を用いて動作を説明する。
【0052】端子416に入力される信号は波形(g)に示した波形であるので時間t0でハイレベルとなる。よって、インバータ417の出力はローレベルとなりORゲートの出力がローレベルとなる。従って、カウンタ403は計数を開始する。データ設定回路411にはUD検出用クロック信号(波形(f)に示す。)でUD領域の期間を計測した場合の計数値より多少小さな値が設定されている。よって、UD領域の期間の終わりを示すマークの手前でコンパレータ404の出力がハイレベルになる。従って、フリップフロップ406の出力はハイレベルになる。その直後にUD領域の終端のマークに対応した波形(c)に示すピーク検出信号P0が端子402に入力されると、フリップフロップ407はハイレベルを出力する(波形(h)に示す。)。従って、UD領域が検出される。
【0053】次にゲート生成回路136の動作について図8を用いて説明する。図8にブロック図を示す。入力端子500にタイミング発生回路119で生成されたUD検出用クロック信号が入力される。また、入力端子501にUD検出回路135の出力信号が、入力端子508にコントロール回路132の端子aの信号がそれぞれ入力される。端子504は図1のゲート生成回路136の端子bに対応し、端子505は端子aに対応する。
【0054】端子501に入力された信号は、入力信号を反転して出力するインバータ502、ORゲート510を介してカウンタ503の端子CLRに送られる。カウンタ503は、端子CLRがローレベルの期間に端子CKに入力されるクロックを計数し、計数値をデーコーダ506及び507に出力する。デコーダ506は計数値が所定の値の場合にハイレベルを出力する。デコーダ507は計数値が所定の値以上になった場合にハイレベルを出力する。
【0055】図2の波形を用いて動作を説明する。端子508に入力される信号(波形(g)に示す。)は時間t0でハイレベルになるのでインバータ509の出力は時間t0以後はローレベルとなる。また、端子501に入力される信号は時間t1でハイレベルとなる(波形(h)に示す。)。よって、インバータ502の出力はローレベルとなる。従って、ORゲート510の出力は時間t1以後はローレベルになる。ORゲート510の出力が時間t1でローレベルになるとカウンタ503は計数を開始する。デコーダ506はカウンタ509の計数値が時間s0(波形(i)に示す。)に相当する値になるとハイレベルを出力し、時間s1経過した後にローレベルを出力する。デコーダ507は波形(j)に示した時間s0に相当する値にカウンタ503の計数値がなるとハイレベルを出力する。
【0056】次にタイミングクロック生成回路119の動作を詳細に説明する。ここで、モータ101はモータ制御回路123に100クロック入力すると1回転する構成になっているとする。また、発振器130の発振周波数が4kHzとする。従って、モータ101は2400rpmで回転する。また、ディスク100の1トラック当たりのブロックの個数は1000個で、1ブロック当たりの基準クロック信号のクロック数は22個である。従って、基準クロック信号の周波数は、880kHzとなる。
【0057】図9にタイミングクロック生成回路119のブロック図を示す。端子600は図1に示したタイミングクロック生成回路119の端子aに相当し、端子601は端子bに、端子602は端子eに、端子603は端子gに、端子604は端子hに、端子605は端子cに、端子606は端子dにそれぞれ相当する。
【0058】タイミングクロック生成回路119は、上述したPLL回路607を備えている。PLL回路607はUD検出用クロック信号及び基準クロック信号を生成する。また、第1及び第2ウォブルマークを検出する為のゲート信号及びクロックマークを検出するためのゲート信号を生成する。
【0059】PLL回路607は、位相比較器608、ループフィルタ609、VCO(voltage controlled ocsilator)610、分周器611で構成されている。
【0060】分周器611はVCO610の出力するクロック信号を計数し、整数1/Nまたは1/M個のクロックを計数すると計数値をクリアーし再度計数を開始する。分周器611はこの動作を繰り返す。分周器611は計数値が零の場合にパルスを出力し、データライン615を介して位相比較器608に送る。このパルスが上述した分周パルスに相当する。尚、NまたはMの切り替えは端子605のレベルによって行われる。また、分周器611は端子601にパルスが入力されると内部状態がクリアーされる、即ち計数値が零になるように構成されている。位相比較器608は端子600に入力されるクロック信号と分周パルスの位相を比較し、両信号の位相差に応じた位相差信号をループフィルタ609を介してVCO610に送る。したがって、VCO610は、端子600に入力されるクロック信号と分周パルス信号の位相が合致するように制御される。ここで、分周器611の分周比は220分の1または22分の1のいずれかにに設定できるようになっている。端子605がハイレベルの場合には分周比が1/22となり、ローレベルの場合には分周比が1/220になるように構成されている。尚、上述した分周比Nは1/220であり、分周比Mは1/22である。
【0061】最初にスタンバイ・モードにおいてタイミングクロック生成回路119がUD検出用クロック信号を発生する動作について説明する。
【0062】スタンバイ・モードでは端子dにローレベルの信号が入力されるので分周比は1/220となっている。よって、VCO610の発振周波数は入力信号の220倍になる。ここで、端子600に入力されるクロック信号の周波数は図1に示した発振器130の出力である4kHzである。従って、VCO610の発振周波数は、基準クロック信号と同じ880kHzとなる。VCO610の発振するクロック信号がUD検出用クロック信号である。
【0063】発振器130の周波数が変わりモータ101の回転数が変化してもVCO610の発振周波数も同様に変わるので、VCO610の発振周波数は基準クロック信号の周波数と一致する。従って、上述したUD検出回路135及びゲート生成回路136の構成を変える必要がない。
【0064】次にスタンバイ・モードから動作モードへ移行する際のタイミングクロック生成回路119の動作を図2の波形図を用いて説明する。波形(h)の時間t1以後は 端子605はハイレベルに設定される。よって、分周器611の分周比はM(Mは1/22である。)となる。よって、VCO610の発振周波数は端子600に入力されるクロック信号の22倍の周波数となる。尚、波形(j)に示す時間t2以後は端子600に入力される信号はクロックマーク信号となる。クロックマーク信号の周波数は40kHzであるのでVCO610の発振周波数は880kHzとなる。UD検出用クロックと同じ周波数であるので時間t1で分周器611の分周比を切り換えてもVCO610の発振周波数は変化しない。
【0065】UD領域を検出した後の最初のクロックマーク信号(波形(k)のパルスP1)が端子601に入力されると、分周器611の内部状態がクリアーされ、計数値が零になる。計数値が零になるので分周器611は分周パルスをデータライン615を介し位相比較器608に送る。また、端子600にほぼ同じタイミングでクロックマーク信号(波形(k)のパルスP1)がORゲート154及びスイッチ139を介し入力される。従って、VCO610の発振周波数はほとんど変化しない。
【0066】UD領域を検出した後の最初のクロックマーク信号で分周器611の計数値が零になるので、ディスク上のクロックマークと分周器611の計数値が零のタイミングがほぼ同期する。従って、計数値はディスク上のクロックマークからの時間に対応したもの、すなわちディスクの回転角度を表す。デコーダ612は2つのビットコンパレータを含み、1つのビットコンパレータは計数値が所定の値を越えたことを検出し、他のビットコンパレータは計数値が所定の値以下であることを検出する。そして、デコーダ612は、両ビットコンパレータの論理積より数値が所定の範囲すなわちクロックマークの領域を示すゲート信号を生成する。生成したクロックマークの領域を示すゲート信号に基づいてクロックマークを検出し位相比較器608に入力する。従って、基準クロック信号が常時生成される。同様にデコーダ613、614は、第1、第2ウォブルマークの領域を示すゲート信号を生成する。
【0067】次に、分周器611の構成を詳細に説明する。
【0068】図10に分周器611のブロック図を示す。端子700は図11の分周器611の端子aに、端子701は端子cに、端子705は端子bに、端子707は端子dにそれぞれ対応する。また、端子702aから端子702hは図9のデータバスライン616に接続されている。カウンタ703は計数動作が端子CKに入力されるクロックの立ち上がりエッジに同期して行われる、一般に同期式カウンタと呼ばれる8ビットのカウンタである。Q0からQ7は計数値を示す。Q0が下位ビットでQ7が上位ビットを示す。また、端子CLR2がハイレベルの時に端子CKに立ち上がりエッジが入力されると計数値はクリアーされ、端子CLR1がハイレベルに設定されると端子CKへの入力信号入力に無関係に計数値はクリアーされる。端子700に入力されるクロックはカウンタ703の端子CKに入力される。カウンタ703の計数値は端子702、コンパレータ704、706及び708に入力される。コンパレータ706は入力値が21の時ハイレベルを出力する。コンパレータ704は入力値が219の時ハイレベルを出力する。コンパレータ708は入力値が零の時にハイレベルを出力する。コンパレータ708の出力が分周パルスである。スイッチ709は端子dがローレベルの時は端子bと端子cを接続し、端子dがハイレベルの時は端子aと端子cを接続する。
【0069】分周器611の動作を図2の波形図を用いて説明する。まず、スタンバイ・モードでの動作について説明する。端子707には波形(h)に示した信号が入力される。波形(h)の時間t1以前はローレベルである。時間t1以前がスタンバイ・モードである。スタンバイ・モードではコンパレータ704の信号がスイッチ709を介してカウンタ703の端子CLR2に入力される。したがって、カウンタ703の計数値Q0からQ7は、端子CKに入力されるクロックに応じて0から219を繰り返す。コンパレータ708は入力値が零の時にハイレベルを出力する用に構成されているのでコンパレータ708の出力は、端子700に入力されるクロックを220分周したものになる。即ち、図9の端子600に発振器130の出力信号である4kHzのクロックが入力されるとPLL回路607のVCO610の発振周波数はUD検出用クロックの周波数である880kHzとなる。
【0070】次にスタンバイ・モードから動作モードに移行する際の動作を説明する。UD領域を検出すると端子707のレベルはハイレベルになる(波形(h)に示す。)。従って、コンパレータ706の信号がスイッチ709を介してカウンタ703の端子CLR2に入力される。したがって、カウンタ703の計数値Q0からQ7は、端子CKに入力されるクロックに応じて0から21を繰り返す。よって、コンパレータ708の出力は、端子700に入力されるクロックを22分周したものになる。スイッチ709が切り替わった直後に端子710にクロックマーク信号である波形(k)のパルスP1が入力されると、カウンタ703の計数値は強制的にクリアーされる。従って、分周パルスはディスク上のクロックマーク位置に同期する。
【0071】時間t2以後は図9に示したタイミングクロック生成回路119の端子600にクロックマーク信号である40kHzのクロック信号(波形(e)に示す。)が入力されるのでPLL回路607のVCO610の発振周波数は基準クロック信号の周波数である880kHzとなる。また、カウンタ703の計数値が零の時がクロックマーク位置に対応し、VCO610のクロックの立ち上がりエッジはディスク上のマーク位置に同期する。
【0072】本実施例では、UD領域を検出した後の最初のクロックマーク信号で分周器611の計数値を零にするとしたが、UD領域の終端とクロックマークの間の所定の位置に予めマーク設けて、そのマークで分周器611の計数値を所定の値にプリセットしてもよい。この場合、プリセットしたタイミングで分周パルスとクロックマーク信号が同期する。
【0073】以下、本発明の第2の実施例の基準クロック生成装置を用いた光ディスク装置について、そのブロック図である図11を用いて説明する。尚、第1の実施例と同じブロックについては同じ番号を付して、説明を省略する。ディスク100はモータ101の回転軸102に取り付けられている。そして、モータ101は所定の回転速度で回転するようにモータ制御回路823により制御される。
【0074】光ピックアップ803によりディスク上のマークに対する反射光が電流として読みだされ、I/V変換器114に送られる。I/V変換器114の出力信号はトラッキングエラー検出回路115、ピーク検出回路133に送られる。
【0075】ピーク検出回路133の出力はANDゲート838の端子b、ノイズ検出回路840に送られる。ANDゲート838の端子aはタイミングクロック生成回路819の端子bに接続されている。タイミングクロック生成回路819はクロックマークの存在する期間にハイレベルとなるクロックマーク検出用のゲート信号を端子bから出力している。従って、ANDゲート838の出力信号は、クロックマークに対応したクロックマーク信号となる。クロックマーク信号は、クロックマークに応じたタイミングでパルスが出力される信号となる。
【0076】タイミングクロック生成回路819はPLL回路を内蔵しており、端子aに入力されるクロックマーク信号に同期し、かつ周波数がその周波数の整数1/M倍のクロック信号を発生する。整数1/Mをクロックマーク間のマーク数に設定し、PLL回路により、ディスク上のマーク位置に同期した基準クロック信号を発生させる。さらに、タイミングクロック生成回路819は、PLL回路が発生する基準クロック信号に基づいてクロックマーク検出用のゲート信号、第1ウォブルマーク1006及び第2ウォブルマーク1007を検出する為のゲート信号を発生させる。トラッキングエラー検出回路115は第1の実施例で説明したようにトラッキングエラー信号を出力する。このトラッキングエラー信号は、制御回路816を介して光ピックアップ位置決め機構804に送られる。従って、光ビームスポットはトラックの中心に位置するようにトラッキング制御される。
【0077】ノイズ検出回路840はピーク検出回路133の出力信号のクロックマーク検出用のゲート信号がハイレベルの期間にクロックマークに対応したパルス及びノイズによるパルスがある場合に、タイミングクロック生成回路819の端子c及びコントロール回路832にORゲート849を介してハイレベルの信号を送る。タイミングクロック生成回路819は端子cがハイレベルになるとPLL回路の位相比較器の動作を停止する。
【0078】この結果、PLL回路はクロックマーク検出用のゲート信号がハイレベルの期間のノイズの影響を受けず、動作が不安定になることが無い。
【0079】クロックマーク抜け検出回路830は、タイミングクロック生成回路819の端子bから送られるクロックマーク検出用のゲート信号がハイレベルの期間に、パルスが存在しない場合にハイレベルの信号をORゲート849を介してタイミングクロック生成回路819の端子c及びコントロール回路832に送る。これにより、ディスクの製造上のミスが原因でクロックマークが存在しないときでもPLL回路が誤動作することがなくなる。
【0080】メモリ回路839は、タイミングクロック生成回路819が内蔵するPLL回路の一部を構成するVCOのコントロール電圧を、ディスクが1回転する期間に渡って基準クロック信号に同期してRAM(random access memory)に書き込み記憶する。記憶した後は同様に基準クロック信号に同期してRAMから読みだしてVCOのコントロール電圧に加算する。
【0081】コントロール回路832は、ORゲート849の出力信号がディスクが1回転する期間中常時ローレベルの場合、すなわちクロックマークが適正に読み取られた場合に、メモリ回路839に書き込み動作を指令し、以後はその記憶されたコントロール電圧の読みだし動作に切り換える。従って、クロックマークが無い場合やノイズがある場合の不安定なVCOのコントロール電圧がRAMに書き込まれることを防止できる。
【0082】メモリ回路839のRAMに記憶されたVCOのコントロール電圧の値は、VCOの出力信号がディスクの偏心によって生じるクロックマークの周期の変化に追従する場合のVCOのコントロール電圧値になる。
【0083】従って、読みだし動作に切り換えた後に、ORゲート849の出力信号に応じてタイミングクロック生成回路819のPLL回路の位相比較器の動作を停止しても、PLL回路のVCOの出力信号はディスクの偏心によって生じるクロックマークの周期の変化に追従する信号が得られる。即ち、PLL回路のVCOの出力信号はほぼ基準クロック信号と一致した状態が維持され、次のクロックマーク位置で確実にクロックマーク検出用のゲート信号を開くことが可能となる。
【0084】次に図11に示した光ディスク装置の動作を図12に示した波形図に基づいて説明する。図12(a)は従来例の図33に示したディスク上のマークの配列を模式的に示した図である。
【0085】波形(b)はI/V変換器114の出力信号を、波形(c)はピーク検出回路133の出力信号を、波形(d)はタイミングクロック生成回路819の端子bの出力信号であるクロックマーク検出用のゲート信号を、波形(e)は第1ウォブルマークの領域を示すタイミングクロック発生回路819の端子dの出力信号を、波形(f)は第2ウォブルマークの領域を示すタイミングクロック発生回路の端子eの出力信号を示す。また、波形(g)はタイミングクロック生成回路819が内蔵するPLL回路のVCOの出力信号を、波形(h)はANDゲート838の出力信号を、波形(i)はノイズ検出回路840の出力信号を、波形(j)はクロックマーク抜け検出回路830の出力信号を、波形(k)はORゲート849の出力信号を示す。各波形は、PLL回路が安定に動作している状態での波形を示す。また、ディスク100は第1の実施例で用いたものと同じものである。ただし、図12(a)に示すように、左から2番目のクロックマーク近傍にノイズがあり、左から4番目のクロックマークが製造上のミスで無い場合を示す。従って、図12(a)において第1、第2ウォブルマークは中心線(一点鎖線)に対して図の上下に1/4トラックずつずれて配置されている。また、クロックマークからクロクマークの間を22等分した位置のいずれかにウォブルマーク、データ用マークを形成する。22等分した各位置を0ビットから21ビットと名付け、クロックマークが0ビットに位置し、第2のウォブルマークが3ビット、及び第1のウォブルマークが19ビットに位置する。また、0ビットから21ビットまでを1ブロックとし1トラックは1000ブロックから構成される。また、クロックマークはディスクの中心から発する放射状の直線上に形成され、隣あう直線の角度は総て等しくなっており、周期的に配置されている。なお、上述したようにタイミングクロック生成回路819はディスクが所定の回転数で回転しているときのこの0ビットから21ビットに同期させ基準クロック信号を発生させる。
【0086】図12(a)のようなディスク上を光ビームスポットが通過すると出力波形は、波形(b)に示すようにマーク部でレベルがピークとなる。ピーク検出回路133はピーク位置を検出し、波形(c)に示すピーク検出信号を出力する。また、I/V変換器114の出力信号は同時にトラッキングエラー検出器115に入力される。第1、第2ウォブルマークの信号のレベル差に応じてトラッキング制御を行う。
【0087】波形(d)に示すクロックマーク検出用ゲート信号、波形(e)に示す第1ウォブルマークの領域を示すゲート信号及び波形(f)に示す第2ウォブルマークの領域を示すゲート信号は、波形(g)に示すPLL回路のVCOの出力信号に基づいて生成する。
【0088】ANDゲート838の出力は、クロックマーク検出用のゲート信号がハイレベルの期間(波形(d)に示す。)のピーク検出信号のパルス(波形(c)に示す。)であるので、波形(h)に示した波形となる。波形(d)の1番目のピークであるクロックマーク検出用のゲート信号が最初にハイレベルになる期間にはクロックマークに対応したパルス信号のみであるのでノイズ検出回路840の波形(i)で示す出力信号はローレベルとなる。
【0089】クロックマーク検出用のゲート信号が2番目にハイレベルになる期間には、クロックマークに対応したパルスとノイズによって生じたパルスk2の合計2個のパルス信号があるのでノイズ検出回路840の出力信号はハイレベルになる。波形(h)の信号がクロックマーク抜け検出回路830に入力されると、クロックマーク検出用のゲート信号(波形(d)に示す。)の左から1番目のハイレベルの期間ではクロックマークに対応したパルス信号のみであるのでクロックマーク抜け検出回路830の出力信号はハイレベルとなる(波形(j)に示す。)。波形(d)のクロックマーク検出用のゲート信号がハイレベルになる4番目の期間にはクロックマークに対応したパルスが無いのでクロックマーク抜け検出回路830の出力信号はハイレベルになる。波形(k)に示したORゲート849の出力は、ノイズ検出回路840の出力信号がハイレベルか、またはクロックマーク抜け検出回路830の出力信号がハイレベルの場合にハイレベルとなる。ORゲート849の出力がハイレベルの期間は、タイミングクロック生成回路819のPLL回路の位相比較器の動作が停止するので、PLL回路はノイズによるパルスが発生した場合やクロックマークが存在しない場合でも動作が不安定になることが無い。
【0090】次にタイミングクロック生成回路819の動作を図13に基づいて説明する。図13にタイミングクロック生成回路819のブロック図を示す。第1の実施例の図9に示したタイミングクロック生成回路119と同じブロックについては同じ番号を付して説明を省略する。端子900は図11に示したタイミングクロック生成回路819の端子aに相当し、端子902は端子gに、端子901が端子cに、端子907が端子fに、端子903が端子hに、端子904は端子bに、端子905が端子dに、端子906は端子eにそれぞれ相当する。
【0091】タイミングクロック生成回路819はタイミング発生手段、すなわちPLL回路910を備えている。タイミングクロック発生手段であるPLL回路910は基準クロック信号を生成する。また、基準クロック信号に基づいて第1及び第2ウォブルマーク検出ゲート信号及びクロックマーク検出用のゲート信号を生成する。PLL回路910は、位相比較器911、VCO610、分周器912、遅延回路913、914、ループフィルタ915、加算回路916で構成されている。
【0092】分周器912はVCO610の出力信号の周波数を22分の1に分周し、この分周した分周パルスを遅延回路914を介して位相比較器911の端子a及び端子907に送る。遅延回路913、914は入力信号を所定の時間遅延して出力する。なお、遅延回路913と遅延回路914の遅延量は等しくしている。位相比較器911は端子900より遅延回路913を介して端子bに入力されるパルスと端子aに入力される信号の位相を比較し、両信号の位相差に応じた位相差信号をループフィルタ915に送る。なお、位相比較器911は端子901より端子cに入力される信号がハイレベルの場合は位相比較の動作を停止する構成になっている。ループフィルタ915はPLL回路910の伝達特性を調整する。
【0093】ループフィルタ915の出力は端子902及び加算回路916に送られる。加算回路916は端子aと端子bに入力される信号を加算してVCO610に送る。端子903に入力される信号のレベルがゼロで、かつ端子901に入力される信号のレベルがローレベルの場合は、遅延回路913と遅延回路915の遅延量は等しく設定されているので、VCO610は端子900に入力されるパルス信号と分周器912で分周した信号とが同期するように、つまり両信号の位相が合致するように制御される。
【0094】端子903に入力される信号のレベルが零の場合のPLL回路910の動作を図14の波形を用いて説明する。
【0095】図14の波形(a)は端子900に入力される波形を示す。なお、図12の波形(h)と同じ波形である。波形(b)は遅延回路913出力信号を、波形(c)はVCO610の出力信号を、波形(d)は遅延回路914に送られる分周器912の出力信号を、波形(e)は遅延回路914の出力信号をそれぞれ示す。波形(f)は端子901に入力される波形を示す。なお、図12の波形(k)と同じ波形である。
【0096】波形(a)のパルスk1、k3、k4はクロックマークに対応したパルスを示す。パルスk2はノイズによって発生したパルスを示す。点線で示したパルスk5は、クロックマークが製造上のミスで無い場合を示す。波形(a)に示した信号が遅延回路913に入力されると時間Lだけ遅延されて波形(b)となる。遅延回路914に送られる分周器912の出力信号は、VCO610の出力信号(波形(c)に示す。)を22分の1に分周した波形(d)の信号となる。分周器912の出力信号(波形(d)に示す。)は、遅延回路914より時間Lだけ遅延され波形(e)に示した信号となる。
【0097】位相比較器911の端子aに、波形(e)の信号が入力される。また、端子bに波形(b)の信号が入力される。位相比較器911は両信号の位相差を検出する。波形(b)の位相が波形(e)に比べ進んでいる場合は端子dがハイレベルとなり、逆の場合は端子eがハイレベルになる。但し、波形(f)に示した信号のレベルがハイレベルの期間は位相比較の動作を停止し、端子d,eはローレベルとなる。従って、位相比較器911の出力は波形(g)、(h)となる。波形(g)がハイレベルの場合は、VCO610の発振周波数は高くなる様に構成しているので、波形(g)のハイレベルの信号P2によって分周器912の出力信号の位相が進む。従って、端子900に入力されるパルスにVCO610が追従することになる。即ち、VCO610の出力信号が、基準クロック信号に追従する。
【0098】次に位相比較器911を図15に基づいて説明する。図15に位相比較器911のブロック図を示す。
【0099】端子940は図13に示した位相比較器911の端子bが対応する。端子941は位相比較器911の端子aが、端子942は端子cが、端子943は端子dが、端子944は端子eがそれぞれ対応する。945から955はNANDゲートを示し、956,957はインバータを示す。
【0100】図16に示した波形を用いて動作を説明する。
【0101】波形(a)は端子940の信号を、波形(b)は端子941の信号を、波形(c)は端子942の信号を、波形(d)は端子943の信号を、波形(e)は端子944の信号をそれぞれ示す。
【0102】波形(a)のパルスm1は波形(b)のパルスn1に比べ位相が進んでいるので端子943は波形(d)に示した期間にハイレベルになる。波形(a)のパルスm2は波形(b)のパルスn2に比べ位相が遅れているので端子944は波形(d)に示した期間にハイレベルになる。波形(a)のパルスm3及び波形(b)のパルスn3の期間は端子942がハイレベルであるのでANDゲート945、946がローレベルになり、位相比較の動作が停止する。
【0103】次にループフィルタ915の動作を図17に基づいて説明する。図17にループフィルタ915ブロック図を示す。
【0104】端子960は図13に示したループフィルタ915の端子aが対応する。同様に、端子961の端子bが、端子962は端子cがそれぞれ対応する。963は差動増幅器を示し、964、965、966、967はコンデンサを示し、968から971は抵抗を示す。
【0105】図18に伝達特性の一例を示す。特性図(a)は横軸が周波数を示し、縦軸がゲインを示す。また、特性図(b)は横軸が周波数を示し、縦軸が位相を示す。VCO610の感度等を考慮して抵抗968、969の値を調整し周波数fをPLL回路910のゲイン交点になるように調整する。従って、PLL回路910の開ループ特性において十分な位相余裕が得られ、安定な特性となる。
【0106】差動増幅器963の出力は、零レベルを中心にして、端子960がハイレベルになるとプラスになり、端子961がハイレベルになるとマイナスになる。また、VCO610はコントロール電圧が零の時には所定の周波数で発振しており、コントロール電圧が高くなると周波数が高くなり、コントロール電圧が低くなると周波数が低くなるように構成されている。
【0107】次に分周器912の動作を図19に基づいて説明する。端子980が図13のVCO610の出力端子に接続されている。同様に、端子981が遅延回路914に、端子982aから982eはデータバスライン917にそれぞれ接続されている。カウンタ983は計数動作及び計数値のクリアーが端子CKに入力されるクロックの立ち上がりエッジに同期して行われる、一般に同期式カウンタと呼ばれる5ビットのカウンタである。Q0からQ4は計数値を示す。Q0が下位ビットでQ4が上位ビットを示す。
【0108】また、端子CLRがハイレベルの時に端子CKに立ち上がりエッジが入力されると計数値はクリアーされる。端子980に入力されるクロックはカウンタ983の端子CKに入力される。カウンタ983の計数値は端子982、コンパレータ986及び988に入力される。コンパレータ986は入力値が21の時ハイレベルを出力する。コンパレータ986の出力信号はカウンタ983の端子CLRに入力される。したがって、カウンタ983の計数値Q0からQ4は、端子CKに入力されるクロックに応じて0から21を繰り返す。コンパレータ988は入力値が零の時にハイレベルを出力する用に構成されているのでコンパレータ988の出力は、端子980に入力されるクロックを22分周したものになる。
【0109】PLL回路910が正常に動作している状態では、図13の端子900にクロックマークに対応したパルスが入力されるのでPLL回路910のVCO610の発振周波数は基準クロック信号の周波数と等しくなる。また、カウンタ983の計数値が零になった時点がクロックマークの中心位置に同期している。また、VCO610のクロックの立ち上がりエッジはディスク上のマーク位置に同期する。即ち、カウンタ983の計数値Q0〜Q4はディスク上のクロックマークからの時間に対応したもの、すなわちディスクの回転角度を表している。
【0110】次にノイズ検出回路840の動作を図20に基づいて説明する。図20にノイズ検出回路840のブロック図を示す。
【0111】図20の端子850は図11のピーク検出回路133の出力端子に接続されている。同様に端子851はタイミングクロック生成回路819の端子bに接続されている。即ち、端子851にはクロックマーク検出用のゲート信号が入力される。
【0112】カウンタ855は端子CKに入力される信号の立ち上がりエッジを計数する2ビットの2進カウンタである。端子CLRがハイレベルの時は計数を停止し、計数値をクリアーする。カウンタ855の計数値はコンパレータ856に入力される。コンパレータ856は入力値が2の場合に出力信号をハイレベルにする。コンパレータ856の出力がハイレベルになるとインバータ854を介してANDゲート858の入力がローレベルになるのでカウンタ855の計数値は2のままとなる。フリップフロップ857は端子CKに立ち上がりエッジが入力される端子Dのレベルをラッチして出力する。
【0113】図21の波形に基づいてノイズ検出回路840の動作を説明する。図21の波形(a)は端子850に入力されるピーク検出信号を示す。波形(b)は端子851に入力されるクロックマーク検出用のゲート信号を示す。
【0114】波形(c)はコンパレータ856の出力信号を、波形(d)はフリップフロップ857の出力である端子Qの波形をそれぞれ示す。横軸は時間を示す。
【0115】時間t11に波形(b)で示すクロックマーク検出用のゲート信号がハイレベルになるとカウンタ855は計数動作を開始する。カウンタ855の計数値はt11の時点では零であるのでコンパレータ856の出力信号のレベルはローレベルである。よって、ANDゲート858の出力は端子850に入力される波形(a)で示したピーク検出信号となる。波形(a)のr1のパルスでカウンタ855の計数値は1となり時間t12のパルスr2で2となる。従って、時間t12でコンパレータ856の出力はハイレベルになり、コンパレータ855の計数値は2に保持される。時間t14に波形(b)に示すクロックマーク検出用のゲート信号がローレベルになるとフリップフロップ857によってコンパレータ856の出力信号がラッチされる。即ち端子852の信号は時間t14で波形(d)に示すようにハイレベルになる。その直後にカウンタ855はクリアーされる。
【0116】時間t15で再度カウンタ855は計数動作を開始する。波形(b)で示すクロックマーク検出用のゲート信号がハイレベルの期間にはパルスr3のみしかないので、波形(b)で示すクロックマーク検出用のゲート信号がローレベルになる時間t16に端子852の信号はローレベルになる。上述したようにノイズ検出回路840は、クロックマーク検出用のゲート信号がハイレベルの期間に2個以上のパルスが入力されたことを検出できる。
【0117】次にクロックマーク抜け検出回路830の動作を説明する。図22にクロックマーク抜け検出回路830のブロック図を示す。
【0118】図22の端子860は図11のピーク検出回路133の出力端子に接続されている。図22の端子861は図11のタイミングクロック生成回路819の端子bに接続されている。即ち、端子861にはクロックマーク検出用のゲート信号が入力される。フリップフロップ863は端子CKに入力される信号の立ち上がりエッジが入力されると端子Dのハイレベルの信号を、ラッチして端子Qに出力する。端子CLRがハイレベルの時は端子Qをローレベルにする。フリップフロップ868は端子CKに立ち上がりエッジが入力される端子Dのレベルをラッチして出力する。
【0119】図23の波形に基づいてクロックマーク検出回路830の動作を説明する。図23の波形(a)は端子860に入力されるピーク検出信号を示す。波形(b)は端子861に入力されるクロックマーク検出用のゲート信号を示す。
【0120】波形(c)はフリップフロップ863の出力信号を、波形(d)はフリップフロップ868の出力である端子Qの波形をそれぞれ示す。横軸は時間を示す。時間t21にクロックマーク検出用のゲート信号(波形(b))がハイレベルになると、波形(a)のr11のパルスでフリップフロッップ863の出力はハイレベルとなる。時間t23に波形(b)で示すクロックマーク検出用のゲート信号がローレベルになるとフリップフロップ868によってフリップフロップ863の出力信号がラッチされる。即ち波形(d)に示すように端子862の信号は時間t23でローレベルになる。その直後にフリップフロップ863はクリアーされる。時間t24からt26のクロックマーク検出用のゲート信号がハイレベルの期間にはパルスr12、13の2個のパルスが存在するので、上述したと同様となる。
【0121】波形(b)に示す時間27から時間28クロックマーク検出用ゲート信号がハイレベルの期間にはパルスが存在しないので、フリップフロップ863の出力は、ローレベルのままである。従って、波形(b)に示すクロックマーク検出用ゲート信号がローレベルになる時間t28では端子862の信号はハイレベルになる。上述したようにクロックマーク検出回路830は、波形(b)に示すククロックマーク検出用のゲート信号がハイレベルの期間にパルスが無いことを検出できる。
【0122】次に、図24に基づいてメモリ回路839の動作を説明する。
【0123】ディスク上にはディスクの中心を基準にスパイラル状また同心円上にトラックが形成されている。また、クロックマークはディスクの中心から発する放射状の直線上に形成され、隣あう直線の角度は総て等しくなっている。従ってディスクの中心が、回転の中心と一致し偏心がなくー定の回転数で回転している場合にはクロックマークの時間間隔は一定となる。
【0124】しかしながら、ディスクの中心がディスクの取り付け時の位置ずれ等によって回転の中心からずれた場合にはクロックマークの時間間隔が変化する。図24(a)に偏心がある状態で一定回転数でディスクを回転した場合のクロックマークの時間間隔の変化の一例を示す。横軸が回転の角度を示している。360度が1回転を示す。よって、タイミングクロック発生回路819のPLL回路910VCO610のコントロール電圧は、PLL回路910が正常に動作している状態では波形(a)に示したクロックマークの時間間隔の変化に追従し、波形(b)に示した信号となる。
【0125】よって、波形(b)に示した信号をメモリ回路839に記憶し、以後ディスクの回転に同期して読みだしVCO610のコントロール電圧に、その記憶したコントロール電圧を印加することにより、ノイズによるパルスが発生した場合やクロックマークが存在しない場合にPLL回路910の位相比較器911の動作を停止しても、偏心に対応したコントロール電圧が入力され、偏心によるクロックマークの時間間隔の変化にVCO610の出力信号を追従させことが可能となる。また、常時印加することにより、偏心誤差を前もってコントロール電圧に印加するので、フィードフォーワード制御することとなり制御精度が向上する。
【0126】次にメモリ回路839の動作を図25に基づいて説明する。図25はメモリ回路839のブロック図を示す。
【0127】図25の端子870、端子871、端子872は図11のタイミングクロック生成回路819の端子f、端子g、端子hにそれぞれ接続されている。即ち、端子870にはPLL回路910の分周器912の出力が入力され、端子871にはPLL回路910のループフィルタ915の出力信号が入力される。図25の端子873は図11のコントロール回路832の出力端子に接続されている。
【0128】カウンタ874は計数動作及び計数値のクリアーが端子CKに入力されるクロックの立ち上がりエッジに同期して行われる、一般に同期式カウンタと呼ばれる10ビットのカウンタである。Q0からQ9は計数値を示す。Q0が下位ビットでQ9が上位ビットを示す。また、端子CLRがハイレベルの時に端子CKに立ち上がりエッジが入力されると計数値はクリアーされる。端子870に入力されるクロックはカウンタ874の端子CKに入力される。カウンタ874の計数値はコンパレータ875に送られる。また、変換回路876、スイッチ879を介してRAM878のアドレスバスに送られる。コンパレータ875は入力値が999の時ハイレベルを出力する。コンパレータ875の出力信号はカウンタ874の端子CLRに入力される。したがって、カウンタ874の計数値Q0からQ9は、端子CKに入力されるクロックに応じて0から999を繰り返す。本実施例で用いるディスクは1トラックが1000個のブロックで構成されている。即ち、1トラックに1000個のクロックマークが存在する。
【0129】ところで、端子870に入力されるPLL回路910の分周器912の出力は、クロックマークに同期し、かつディスク製造上のミスでクロックマークが形成されなかった場合でもほぼその位置にパルスを補間したものである。従って、カウンタ874の計数値はディスクの回転位置を示し、計数値が0から999に変化する期間がディスクが1回転する期間を示す。ローパスフィルタ880はディスクの回転周波数の成分より高い周波数成分を端子871に入力される信号から除去する。
【0130】A/D変換器881はローパスフィルタ880の出力信号をディジタル信号に変換する。D/A変換器882の入力端子はRAM878のデータバスに接続されており、ディジタル信号をアナログ信号に変換してローパスフィルタ884を介してスイッチ883に送る。
【0131】端子871に入力される信号をRAM878に書き込む動作について説明する。書き込み動作中はコントロール回路832によって、スイッチ879は端子bと端子cが接続され、スイッチ883は端子bと端子cが接続され、RAM878は書き込みモードに設定される。なお、スイッチ883の端子bは零レベルに設定されているのでPLL回路910のループに影響を与えない。
【0132】図26の波形(a)にカウンタ874の計数値と端子871に入力される信号の関係の一例を示す。横軸がカウンタ874の計数値を示し、縦軸が端子871に入力される信号のレベルを示す。波形(a)に示した信号はローパスフィルタ880を介してA/D変換器881によりディジタル値に変換される。変換されたディジタル値はRAM878のカウンタ874の値に応じた番地に書き込まれる。なお、ローパスフィルタ880によって位相遅れが生じRAM878に書き込まれた値は波形(b)に示した値になる。コントロール回路832はディスクが1回転以上する期間に書き込み動作を行うと、読みだしモードに切り換える。
【0133】RAM878に書き込まれた値を読みだす動作について説明する。
【0134】読みだし動作中はコントロール回路832によって、スイッチ879は端子aと端子cが接続され、スイッチ883は端子aと端子cが接続され、RAM878は読みだしモードに設定される。
【0135】RAM878に書き込まれた値はローパスフィルタ880によって位相遅れが生じた値(波形(b))であるので、読みだ際は変換回路876によって読みだす番地をずらす。即ち、カウンタ874の計数値が零の時にはU番地の値を読みだす。よって、端子872の信号は波形(c)となり、波形(a)とほぼ等しい波形になる。なお、ローパスフィルタ884は高周波のノイズを除去する為のフィルタである。
【0136】以下、本発明の第3の実施例の光ディスク装置について、そのブロック図である図25を用いて説明する。尚、第1の実施例または第2の実施例と同じブロックについては同じ番号を付して、説明を省略する。
【0137】光ピックアップ803によりディスク上のマークに対する反射光が電流として読みだされ、I/V変換器114に送られる。I/V変換器114の出力信号は遅延回路922及びピーク検出回路133に送られる。遅延回路922は入力信号を所定の時間遅延してトラッキングエラー検出回路115に出力する。ピーク検出回路133の出力はANDゲート921の端子bに送られる。ANDゲート921の端子aには、タイミングクロック生成回路920の端子bよりクロックマーク検出用のゲート信号が送られる。従って、ANDゲート921の出力は、クロックマーク信号になる。クロックマーク信号はタイミングクロック生成回路920の端子aに送られる。タイミングクロック生成回路920はPLL回路を内蔵している。PLL回路は、タイミングクロック生成回路920の端子aに入力されるクロック信号に同期して、そのクロック信号の22倍の周波数のクロック信号を生成する。また、タイミングクロック生成回路920は第1及び第2ウォブルマークを検出するためのゲート信号を端子c及び端子dより出力する。トラッキングエラー検出回路115は、第1及び第2ウォブルマークを検出するためのゲート信号を用いて遅延回路922の出力波形よりトラッキングエラー信号を検出する。図28を用いてタイミングクロック生成回路920を説明する。端子920は図27のタイミングクロック生成回路920の端子aに、端子927は端子cに、端子928端子dに、端子929は端子bにそれぞれ相当する。
【0138】第1の実施例のタイミングクロック生成回路119(図9にブロック図を示す。)と同じブロックについては同じ番号を付す。また、第2の実施例のタイミングクロック生成回路819(図13にブロック図を示す。)と同じブロックについては同様に同じ番号を付す。第1の実施例のタイミングクロック生成回路119と異なるブロックは分周器912である。ただし、分周器912は第2の実施例のタイミングクロック生成回路819で用いた分周器と同じものである。従って、PLL回路930は端子920に入力されるクロックマーク信号に同期して、かつ、その周波数の22倍のクロック信号を生成する。図29を用いて図27に示した光ディスク装置の動作を説明する。図29(a)は図1に示したディスク上のマークの配列を模式的に示した図である。
【0139】波形(b)はI/V変換器114の出力信号を、波形(c)はピーク検出回路133の出力信号を、波形(d)は第1ウォブルマーク検出用のゲート信号であるタイミングクロック生成回路920の端子cの出力信号を、波形(e)は第2ウォブルマークを検出する為のゲート信号であるタイミングクロック生成回路920の端子dを、波形(f)は遅延回路922の出力波形をそれぞれ示す。第1の実施例ではピーク検出信号の立ち上がりエッジとマークの中心位置が一致するとしたが、ピーク検出回路133の処理速度によってはピーク検出信号の立ち上がりエッジがずれることが起こる。波形(c)は時間Dだけ遅延した場合を示している。この場合、クロックマークから時間Dだけ遅延したクロックマーク信号がタイミングクロック生成回路920の端子aに入力される。従って、タイミングクロック生成回路920は時間Dだけ遅延したクロックマーク信号に同期して動作する。このために、第1ウォブルマーク検出用ゲート信号及び第2ウォブルマークを検出する為のゲート信号は同様に時間Dだけ遅延する。時間Dだけ遅延するとウォブルマーク検出用のゲート信号はウォブルマークを正確に検出できなくなり、トラッキングエラー信号が不正確になる。そこで、遅延回路922の遅延時間を時間Dに設定し、波形(f)に示す遅延回路922の信号を用いれば正確にトラッキングエラー信号を検出することができる。
【0140】以下、本発明の第4の実施例の光ディスク装置について、そのブロック図である図30を用いて説明する。尚、第3の実施例と同じブロックについては同じ番号を付して、説明を省略する。第3の実施例と異なる点は遅延回路922が削除され、逆に遅延回路951が付加された点と、タイミングクロック生成回路952の構成が異なる点である。
【0141】タイミングクロック生成回路952についてブロック図を用いて説明する。図31にタイミングクロック生成回路952のブロック図を示す。端子961は図30のタイミングクロック生成回路952の端子aに、端子962は端子cに、端子963は端子dに、端子964は端子bにそれぞれ相当する。
【0142】第3の実施例のタイミングクロック生成回路920(図28にブロック図を示す。)と同じブロックについては同じ番号を付す。第3の実施例と異なる点は遅延回路960が付加された点である。遅延回路960は入力信号を時間Dだけ遅延して出力する。従って、PLL回路965は端子961に入力されるクロックマーク信号より時間Dだけ進んだ位相で、かつ、その周波数の22倍のクロック信号を生成する。図32を用いて図30に示した光ディスク装置の動作を説明する。図32(a)は図1に示したディスク上のマークの配列を模式的に示した図である。
【0143】波形(b)はI/V変換器114の出力信号を、波形(c)はピーク検出回路133の出力信号を、波形(d)はANDゲート921の出力であるクロックマーク信号を、波形(e)は図31に示したタイミングクロック生成回路952の遅延回路960の出力波形を、波形(f)は図31に示したタイミングクロック生成回路952の分周器925の分周パルスを、波形(g)は第1ウォブルマーク検出用のゲート信号であるタイミングクロック生成回路952の端子cの出力信号を、波形(h)は第2ウォブルマークを検出する為のゲート信号であるタイミングクロック生成回路952の端子dを、波形(i)はクロックマーク検出用のゲート信号であるタイミングクロック生成回路952の端子bの出力波形をそれぞれ示す。
【0144】第3の実施例と同様にピーク検出回路133の処理速度が遅いためにマークの中心に対してピーク検出信号の立ち上がりエッジがずれるとする。波形(c)は時間Dだけ遅延した場合を示している。この場合、波形(d)に示すようにクロックマークから時間Dだけ遅延したクロックマーク信号がANDゲート921を介してタイミングクロック生成回路952の端子aに入力される。図31に示したタイミングクロック生成回路952の遅延回路960が出力する遅延された分周パルスと波形(d)に示すクロックマーク信号が同期するようにPLL回路965は動作する。波形(d)と波形(e)に示すように遅延回路960が出力するパルスとクロックマーク信号が同期する。分周パルスである遅延回路960の入力信号は、クロックマーク信号に対して時間Dだけ進んだ信号になる。この状態では、分周パルスは、波形(f)に示すようにクロックマークの中心と一致する。従って、図31に示したタイミングクロック生成回路952のVCO610が発振するクロック信号は、マークの中心に同期する。即ち、VCO610が発振するクロック信号は、基準クロック信号になる。従って、波形(g)に示す第1ウォブルマーク検出用ゲート信号は第1ウォブルマークでハイレベルとなる。また、波形(h)に示すように第2ウォブルマークを検出する為のゲート信号は第2ウォブルマークでハイレベルとなる。しかしながら、波形(i)に示すクロックマーク検出用のゲート信号はクロックマーク検出信号に対し時間Dだけ進む。従って、遅延回路951で時間Dだけ遅延してANDゲート921に送る。従って、ピーク検出信号から正確にクロックマークに対応したパルスを抜き出せる。
【0145】以上本発明の各実施例を説明したが、本発明は実施例により何等制限されるものではない。実施例ではウォブルマークとクロックマークの配列は例示のものに限定されず、前後を入れ替えても回路構成をそれに合わせて変更すれば同様に用いられるのは当然である。
【0146】また、本実施例では1ブロックを22等分した位置にマークが同期して形成され、1トラックが1000個のブロックで形成されているとしたが例示のものに限らず、分割数及び個数を変えても回路をそれに合わせ構成すれば同様に用いられる。
【0147】また、本発明においてトラックはスパイラル状に限らず同心円状にすることもできることは言うまでもない。
【0148】また、アルミニュームその他の反射膜を有する再生専用光記録媒体だけでなく、記録再生可能な光記録媒体でも用いられるのは当然であり、また記録可能形媒体では相変化型記録媒体、光磁気記録媒体の別を問わない。
【0149】また、磁気ディスク装置等の磁気を用いて情報を記録または再生する装置においても同様に実施することができる。
【0150】
【発明の効果】以上述べたところから明らかなように、本発明は、VCOが発振するクロック信号の周波数はユニークディスタンスを検出する前後で等しく、かつユニークディスタンスを検出した後の所定のマーク信号で分周器の計数値がプリセットされるので、PLL回路はクロックマークに同期した状態へ安定に、かつ高速に移行することができる。




 

 


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