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発明の名称 マイクロコンピュータシステム
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−191954
公開日 平成7年(1995)7月28日
出願番号 特願平5−330369
出願日 平成5年(1993)12月27日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 田村 佳洋 / 鈴木 知佐 / 杉村 幸夫 / 渡辺 真聡
要約 目的
CPU部1の回路の簡略化と低消費電力化を実現する。

構成
CPU部1とバスインターフェース部6にクロック10を供給するクロックジェネレータ部3と、メモリ5とのデータの授受を制御するバスインターフェース部6を有する1チップマイクロコンピュータ100において、クロックジェネレータ部3がクロック制御装置2を有しているので、メモリ5がデータの書き込みまたは読み出しの準備をしている間は、クロックジェネレータ部6からCPU部1に供給するクロック10を停止状態に制御できる。したがって、CPU部1がウェイト状態制御機能を有する必要がなくなりCPU部1の回路の簡素化を実現できる。またメモリ5が準備状態の間は、CPU部1の動作を停止させているので、CPU部1による無駄な電力消費を減らすことができる。
特許請求の範囲
【請求項1】 CPU部と、前記CPU部にクロックを与えるクロックジェネレータ部と、前記CPU部にインターフェース部を介して接続されているメモリとを備え、前記クロックジェネレータ部がクロック制御部とクロック発生部とを有し、前記クロック制御部は前記メモリが書き込みまたは読み出し準備をしている間、前記クロックジェネレータ部から前記CPU部に供給するクロックを停止状態に制御することを特徴とするマイクロコンピュータシステム。
【請求項2】 CPU部と、前記CPU部にクロックを与えるクロックジェネレータ部と、前記CPU部にインターフェース部を介して接続されているメモリと、前記メモリが書き込み開始または読み出し開始から一定の時間を測定する時間計測装置とを備え、前記クロックジェネレータ部がクロック制御部とクロック発生部とを有し、前記時間計測装置から前記クロック制御部への信号により、前記メモリが書き込み開始または読み出し開始してから一定時間は、前記クロックジェネレータ部から前記CPU部に供給するクロックを停止状態に制御することを特徴とするマイクロコンピュータシステム。
【請求項3】 ダイレクトメモリアクセスと、前記ダイレクトメモリアクセスにクロックを与えるクロックジェネレータ部と、前記ダイレクトメモリアクセスに接続されているメモリとを備え、前記クロックジェネレータ部がクロック制御部とクロック発生部とを有し、前記クロック制御部は前記メモリが書き込みまたは読み出し準備をしている間、前記クロックジェネレータ部から前記ダイレクトメモリアクセスに供給するクロックを停止状態に制御することを特徴とするマイクロコンピュータシステム。
【請求項4】 CPU部に接続されているインターフェース部と、前記インターフェース部に接続されているメモリと、前記CPU部と前記インターフェース部にクロックを与えるクロックジェネレータ部とを備え、前記CPU部の入出力ビット数が前記メモリの入出力ビット数より多いマイクロコンピュータシステムにおいて、前記クロックジェネレータ部がクロック制御部とクロック発生部を有し、前記クロック制御部は前記メモリが書き込みまたは読み出し準備をしている間、前記クロックジェネレータ部から前記CPU部に供給するクロックを停止状態にし、前記クロックジェネレータ部から前記インターフェース部に供給するクロックを動作状態に制御することを特徴とするマイクロコンピュータシステム。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、クロックに従ってCPU部が動作するマイクロコンピュータシステムに関するものである。
【0002】
【従来の技術】以下、従来のマイクロコンピュータシステムについて図11を参照しながら説明する。
【0003】図11は従来のマイクロコンピュータシステムの構成図である。101はCPU部で、1チップマイクロコンピュータ200の命令実行を制御する。105はメモリで、1チップマイクロコンピュータ200に外付けされ、書き込み読み出しが可能である。106はバスインターフェース部で、メモリ105と1チップマイクロコンピュータ200との間のデータの入出力をコントロールする。103はクロックジェネレータ部で、CPU部101およびバスインターフェース部106に動作クロック110を与える。また、バスインターフェース部106の内部には無処理制御回路107aを有し、無処理制御回路107aは、バスインターフェース部106に動作クロックが入力されても何も処理しないように制御することができる。CPU部101の内部にも無処理制御回路107bを有し、無処理制御回路107bはCPU部101に動作クロックが入力されても何も処理しない状態(以下、ウェイト状態という)に制御することができる。
【0004】CPU部101とバスインターフェース部106は内部バス127で接続され、バスインターフェース部106とメモリ105は外部バス128で接続されている。
【0005】以上のように構成された従来のマイクロコンピュータシステムについて、以下その動作を説明する。
【0006】まず、メモリ105と1チップマイクロコンピュータ200がデータの入出力を開始するために、CPU部101からバスインターフェース部106に対して入出力信号126を出力する。同時に、バスインターフェース部106からメモリ105に対して、データの入出力を開始することを知らせるための入出力開始信号125を出力する。入出力開始信号125を受けたメモリ105はデータの書き込みまたは読み出しの準備を開始する。クロックジェネレータ部103からCPU部101およびバスインターフェース部106にはつねにクロック110が与えられ、メモリ105が書き込みまたは読み出しの準備をしている間もクロック110は供給され続ける。したがって、メモリ105が書き込みまたは読み出しの準備をしている間は、無処理制御回路107によってCPU部101およびバスインターフェース部106をウェイト状態に制御していた。
【0007】なお、CPU部101およびバスインターフェース部106をウェイト状態に制御する理由は、一般にCPU部の方がメモリに比べて処理スピードがかなり速いためである。すなわちメモリ105がCPU部101からの現在の命令に対する書き込みまたは読み出しの準備をしている間に、CPU部101が現在の命令実行を終え次の命令を実行してしまい、バスインターフェース部106でメモリ105からのデータとCPU部101からの命令信号が混じるなどして誤動作が発生してしまうのを防ぐためである。
【0008】
【発明が解決しようとする課題】従来のマイクロコンピュータシステムでは、メモリ105がデータの書き込みまたは読み出しの準備をしている間、CPU部101およびバスインターフェース部106から命令信号が出力されないようにするため、CPU部101およびバスインターフェース部106の内部にウェイト状態制御機能を有する無処理制御回路107を構成する必要があった。
【0009】しかしながら、CPU部101は命令の解釈、実行の制御等のマイクロコンピュータシステムのあらゆる動作をコントロールしているため、回路は非常に複雑であり、CPU部101のあらゆる動作に対応してCPU部101をウェイト状態に制御できる無処理制御回路107bも、複雑な回路となり、設計にはかなりの労力を必要としていた。
【0010】また、メモリ105がデータの書き込みまたは読み出しの準備をしている間は、CPU部101およびバスインターフェース部106は動作する必要がないにもかかわらず、クロックジェネレータ部103からクロック110が与えられ続けるので、CPU部101が次の命令実行をしないように無処理制御機能によりウェイト状態にしている。したがって、メモリ準備期間もCPU部101はウェイト状態で動作し続け、無駄な電力消費をしていた。
【0011】本発明は上記課題を解決するもので、CPU部101にウェイト状態制御機能を有する必要がなく、CPU部101の簡素化が実現でき、またメモリ105がデータの書き込みまたは読み出しの準備を行なっている間は、CPU部101の動作を停止させ、消費電力を低減することができるマイクロコンピュータシステムを提供することを目的とする。
【0012】
【課題を解決するための手段】本発明は上記目的を達成するために、CPU部にクロックを与えるクロックジェネレータ部をクロック制御部とクロック発生部で構成し、メモリが書き込みまたは読み出し準備をしている間は、クロックジェネレータ部に停止信号を供給するものである。
【0013】
【作用】本発明は上記した構成により、メモリが書き込みまたは読み出し準備をしている間は、クロックジェネレータ部がCPU部にクロックを供給しないように制御することができる。
【0014】
【実施例】以下本発明の第1の実施例について、図面を参照しながら説明する。
【0015】図1は本発明の第1の実施例のマイクロコンピュータシステムの構成図である。
【0016】図1において、1はCPU部で、1チップマイクロコンピュータ100全体の命令の解釈や実行を制御する。5はメモリで、1チップマイクロコンピュータ100に外付けされ、書き込み読み出しが可能である。6はバスインターフェース部で、メモリ5と1チップマイクロコンピュータ100との間のデータの入出力をコントロールする。3はクロックジェネレータ部で、内部にクロック制御装置2を有し、CPU部1およびバスインターフェース部6に動作クロック10を与える。CPU部1とバスインターフェース部6は内部バス(図示せず)で接続され、バスインターフェース6とメモリ5は外部バス(図示せず)で接続されている。
【0017】以上のように構成された第1の実施例のマイクロコンピュータシステムにおいて、1チップマイクロコンピュータ100がメモリ5に記憶しているデータを読み出すときの動作について、図1および図2に示したタイミングチャートを参照しながら説明する。
【0018】まず、メモリ5のデータを読み出すために、CPU部1からバスインターフェース部6に入力命令信号22を入力する。同時にアドレスデータ27をバスインターフェース部6に入力する。続いてバスインターフェース部6からメモリ5に入力開始信号24およびアドレスデータ27を入力する。入力開始信号24およびアドレスデータ27を受けたメモリ5は指定されたアドレス値のデータを読み出すための準備を開始する。また、バスインターフェース部6は入力命令信号22を検知したと同時に、メモリ5が読み出し準備状態であると判断し、クロックジェネレータ部3に対し入力状態信号23を出力する。クロックジェネレータ部3に入力状態信号23が入力されると、クロック制御装置2からの命令で、図2に示すように、CPU部1およびバスインターフェース部6に供給するクロック10を停止状態にする。クロック10が停止状態になると、CPU部1およびバスインターフェース部6は動作が停止する。メモリ5がアドレスデータ27によって指定されたデータを出力できる状態になると、メモリ5からバスインターフェース部6に外部バスを介して出力開始信号25と指定されたアドレス値のデータ28を出力する。バスインターフェース部6は出力開始信号25の入力があると同時に、クロックジェネレータ部3に対し入力開始状態信号26を出力する。クロックジェネレータ部3は入力開始状態信号26を受けて、クロック制御装置2により図2に示すようにクロック10を停止状態から動作状態にする。CPU部1およびバスインターフェース部6は動作状態のクロック10が入力すると再び動作を開始する。
【0019】次に、クロックジェネレータ部3の構成を図7を参照しながらさらに詳細に説明する。
【0020】図7はクロックジェネレータ部3の構成図である。図7に示すように、4はクロック発振器で、クロック制御装置2を介して外部にクロック10を供給する。クロック制御装置2はAND回路およびRSフリップフロップ回路で構成されており、セット端子8およびリセット端子9からの入力信号で、クロック発振器4からのクロックを動作状態または停止状態に制御することができる。
【0021】以下、クロックジェネレータ部の動作を図2および図7を参照しながら説明する。
【0022】まず、リセット端子9にHの入力状態信号23を入力すると、RSフリップフロップ回路の出力はLとなり、AND回路の一方の入力端子にLの信号が入力される。したがってAND回路の他方の入力端子に入力されるクロック発振器4の出力のH,Lに関わらずクロック10は停止状態になる。
【0023】続いて、セット端子8にHの入力開始状態信号26、リセット端子9にLの入力状態信号23を入力すると、AND回路の一方の端子にHの信号が入力され、クロック発振器4の動作状態のクロックをそのままクロック10としてクロックジェネレータ部3から出力する。
【0024】以上のようにクロックジェネレータ部3はセット端子8およびリセット端子9からの信号で、クロック10を動作状態または停止状態に制御することができる。
【0025】なお、図7に示したクロックジェネレータ部3の構成は一例であり、他の回路構成であってもクロック制御機能を有していればよい。
【0026】次に、本発明の第1の実施例のマイクロコンピュータシステムにおいて、1チップマイクロコンピュータ100がメモリ5にデータを書き込むときの動作について図3および図4のタイミングチャートを参照しながら説明する。
【0027】図3に示したマイクロコンピュータシステムの構成は、図1に示した構成と同様であるので説明を省略する。
【0028】まず、メモリ5がデータを書き込むために、CPU部1がバスインターフェース部6に出力命令信号32、アドレスデータ37、データ38をバスインターフェース部6に順次出力する。続いて、バスインターフェース部6からメモリ5に出力開始信号34およびアドレスデータ37を出力する。出力開始信号34は、CPU部1からバスインターフェース部6を介してメモリ5にデータの書き込み開始を知らせる信号であり、アドレスデータ37はメモリ5のアドレス値を指定するものである。また、データ38はアドレスデータ37によって指定するアドレス値に対応するメモリ領域に書き込むデータである。出力開始信号34、アドレスデータ37、データ38を順次受けたメモリ5はデータ38の書き込み準備を開始する。また、バスインターフェース部6は出力命令信号32の入力と同時に、メモリ5が書き込み準備状態であると判断し、クロックジェネレータ部3に対し出力状態信号33を出力する。クロックジェネレータ部3では出力状態信号33の入力と同時に、クロック制御装置2からの命令で図4に示すようにCPU部1およびバスインターフェース部6に供給するクロック10が停止状態になる。停止状態のクロック10が入力されたCPU部1およびバスインターフェース部6は動作が停止する。メモリ5では指定されたアドレスへのデータ38の書き込みが完了すると、メモリ5からバスインターフェース部6には入力完了信号35を入力し、入力完了信号35を受けたバスインターフェース部6は、クロックジェネレータ部3に対し入力完了状態信号36を出力する。クロックジェネレータ部3は入力完了状態信号36を受けて、クロック制御装置2により図4に示すようにクロック10を停止状態から動作状態にする。動作状態のクロック10を受けたCPU部1およびバスインターフェース部6は再び動作を開始する。
【0029】以下本発明の第2の実施例について、図5を参照しながら説明する。図5は本発明の第2の実施例のマイクロコンピュータシステムの構成図である。
【0030】図5において、1はCPU部で、1チップマイクロコンピュータ100全体の命令の解釈や実行を制御する。5はメモリで、1チップマイクロコンピュータ100に外付けされ、書き込み読み出しが可能である。6はバスインターフェース部で、メモリ5と1チップマイクロコンピュータ100との間のデータの入出力をコントロールする。7は時間計測装置で、インターフェース部6が信号を入力すると時間測定を開始し、あらかじめ決められている一定時間を測定することができる。3はクロックジェネレータ部で、内部構成は図7に示したクロックジェネレータ部の構成と同様であり、CPU部1およびバスインターフェース部6に動作クロックを与える。CPU部1とバスインターフェース部6は内部バス(図示せず)で接続しており、バスインターフェース部6とメモリ5は外部バス(図示せず)で接続している。
【0031】以上のように構成された第2の実施例のマイクロコンピュータシステムの動作について、図5および図6に示したタイミングチャートを参照しながら説明する。
【0032】まず、1チップマイクロコンピュータ100がメモリ5に記憶しているデータを読み出すときの動作について説明する。
【0033】メモリ5のデータを読み出すために、CPU部1からバスインターフェース部6に対して入力命令信号22およびアドレスデータ27を順次出力する。同時に、バスインターフェース部6からメモリ5に入力開始信号24およびアドレスデータ27を入力し、メモリ5は指定されたアドレスの読み出し準備を開始する。また、バスインターフェース部6は入力命令信号22の入力と同時に、クロックジェネレータ部3に対しクロック停止信号43を出力する。クロックジェネレータ部3ではクロック停止信号43が入力されると、クロック制御装置2からの命令で図6に示すようにCPU部1およびバスインターフェース部6に供給するクロック10が停止状態になる。さらに、CPU部1からバスインターフェース部6に入力命令信号22を入力すると同時に、バスインターフェース部6は時間計測装置7に対して時間計測開始信号46も出力する。時間計測開始信号46を受けた時間計測装置7は、あらかじめ設定されている時間が経つと、バスインターフェース部6に時間計測完了信号47を出力する。なお、時間計測装置7にあらかじめ設定されている時間は、メモリ5が指定されたアドレス値のデータの読み出し準備に必要な時間である。時間計測完了信号47を受けたバスインターフェース部6は、メモリ5の読み出し準備が完了したと判断し、クロックジェネレータ部3にクロック動作信号44を出力する。クロックジェネレータ部3はクロック動作信号44を受けて、クロック制御装置2により図6に示すようにクロック10を停止状態から動作状態にする。動作状態のクロック10を受けたCPU部1およびバスインターフェース部6は再び動作を開始する。なお、クロック10が停止状態の間に、メモリ5はバスインターフェース部6にデータ28を読み出しており、クロック10が動作状態になるとバスインターフェース部6はCPU部1にデータ28を出力する。
【0034】次に、1チップマイクロコンピュータ100からメモリ5へデータを書き込む時の動作について説明する。
【0035】まず、メモリ5がデータを書き込むために、CPU部1からバスインターフェース部6に対して出力命令信号32、アドレスデータ37、データ38を順次出力する。同時に、バスインターフェース部6からメモリ5に出力開始信号34、アドレスデータ37、データ38を順次入力する。なお、出力開始信号34は、CPU部1からバスインターフェース部6を介してメモリ5にデータを書き込むことを開始することを知らせるための信号である。出力開始信号34、アドレスデータ37、データ38を受けたメモリ5は、指定されたアドレスにデータ38を書き込み始める。また、バスインターフェース部6は出力命令信号32が入力すると同時に、メモリ5が書き込み準備状態であると判断し、クロックジェネレータ部3に対しクロック停止信号43を出力する。クロックジェネレータ部3ではクロック停止信号43が入力すると、クロック制御装置2からの命令で図6に示すようにCPU部1およびバスインターフェース部6に供給するクロック10が停止状態になる。停止状態のクロック10を受けたCPU部1およびバスインターフェース部6は動作が停止する。
【0036】また、CPU部1がバスインターフェース部6に出力命令信号32を入力すると同時に、バスインターフェース部6は時間計測装置7に対して時間計測開始信号46を出力する。時間計測開始信号46を受けた時間計測装置7は、あらかじめ設定されている時間が経つと、バスインターフェース部6に時間計測完了信号47を出力する。なお、時間計測装置7にあらかじめ設定されている時間は、メモリ5が指定するアドレスにデータを書き込むために必要な時間である。時間計測完了信号47を受けたバスインターフェース部6は、メモリ5の書き込みが完了したと判断し、クロックジェネレータ部3にクロック動作信号44を出力する。クロックジェネレータ部3はクロック動作信号44を受けて、クロック制御装置2により図6に示すようにクロック10を停止状態から動作状態にする。動作状態のクロック10を受けたCPU部1およびバスインターフェース部6は再び動作を開始する。
【0037】なお、第2の実施例では、時間計測装置7より出力される時間計測完了信号47を、バスインターフェース部6に入力しているが、直接クロックジェネレータ部3に出力して、クロック制御装置2に命令を与えてもなんら問題はない。
【0038】また、第2の実施例において、時間計測装置7にあらかじめ設定されている時間は、メモリ5が指定されたアドレスのデータの読み出し準備またはデータの書き込み準備に必要な時間であるが、それよりも長い時間が設定されていても問題はない。
【0039】また、時間計測装置7をバスインターフェース部6の内部に構成してもよい。以上のように上記第1および第2の実施例によれば、クロックジェネレータ部3をクロック発振器4およびクロック制御装置2で構成しているので、メモリ6が書き込みまたは読み出し準備をしている間は、クロックジェネレータ部3がCPU部1にクロックを供給しないように制御することができ、メモリ5の準備期間におけるCPU部1の無駄な動作を停止することができ、消費電力を減らすことができる。
【0040】特に、CPU部と外付けのメモリとのデータの授受では、CPU部とメモリをつなぐ外部バスは一般に長いため、メモリの準備に長い時間がかかり、かなり大きな効果が得られる。
【0041】また、メモリ5が書き込みまたは読み出し準備をしている間は、クロックジェネレータ部3からCPU部1にはクロック10は供給されないので、CPU部1の内部に無処理制御回路を構成する必要がなくなり、CPU部1の構成が簡略化される。
【0042】次に本発明の第3の実施例について、図面を参照しながら説明する。図8は本発明の第3の実施例のマイクロコンピュータシステムの構成図である。
【0043】図8に示すマイクロコンピュータシステムの構成は、図1に示した第1の実施例のマイクロコンピュータシステムの構成と同様であるので、同一の符号を付けて説明を省略する。
【0044】但し、クロックジェネレータ部3の構成は第1の実施例で用いたものと異なり、CPU部1に入力するクロック20はクロック制御装置2により制御でき、バスインターフェース部6に入力するクロック30は制御できない構成になっている。また、CPU部1とバスインターフェース部6は16ビットの内部バスでデータの授受が行われ、バスインターフェース部6とメモリ5は8ビットの外部バスでデータの授受が行われるものとする。
【0045】以上のように構成された第3の実施例のマイクロコンピュータシステムにおいて、1チップマイクロコンピュータ100がメモリ5に記憶しているデータを読み出すときの動作について、図8および図9に示したタイミングチャートを参照しながら説明する。
【0046】なお、第3の実施例では1チップマイクロコンピュータ100がメモリ5に記憶しているデータを読み出すときの動作についてのみ説明し、メモリ5へのデータの書き込み動作の説明は省略する。
【0047】まず、メモリ5のデータを読み出すために、CPU部1からバスインターフェース部6に入力命令信号22を入力する。同時に16ビットのアドレスデータ27をバスインターフェース部6に入力する。続いて、バスインターフェース部6に入力命令信号22が入力されると、メモリ5が読み出し準備状態であると判断し、クロックジェネレータ部3に対し入力状態信号23を出力する。クロックジェネレータ部3に入力状態信号23を入力すると、クロック制御装置2からの命令で図9に示すようにCPU部1に供給するクロック20を停止状態にする。停止状態のクロック20を受けたCPU部1は動作が停止する。また、クロックジェネレータ部3はバスインターフェース部6にクロック30を供給し続ける。
【0048】また、16ビットのアドレスデータ27および入力命令信号22を受けたバスインターフェース部6は、入力開始信号24および16ビットのアドレスデータのうち上位8ビットのデータをアドレスデータ27としてメモリ5に入力する。続いて、残りの下位8ビットのアドレスデータ27をメモリ5に入力する。16ビット分のアドレスデータ27が指定するアドレス値の読み出し準備が完了すると、メモリ5からバスインターフェース部6に出力開始信号25と指定されたアドレスの上位8ビットのデータ28を出力する。続いて、下位8ビットのデータ28を出力する。バスインターフェース部6は出力開始信号25を入力すると同時に、クロックジェネレータ部3に対して入力開始状態信号26を出力する。クロックジェネレータ部3は入力開始状態信号26を受けて、クロック制御装置2により図9に示すようにクロック10を停止状態から動作状態にする。動作状態のクロック10を受けたCPU部1およびバスインターフェース部6は再び動作を開始する。
【0049】次に、クロックジェネレータ部3の構成を図10を参照しながらさらに詳細に説明する。
【0050】図10はクロックジェネレータ部3の構成図である。図10に示すように、4はクロック発振器で、クロック制御装置2を介してクロック20をCPU部1に供給する。クロック発振器4の出力はクロック30として直接バスインターフェース部6に供給する。クロック制御装置2はAND回路およびRSフリップフロップ回路で構成されており、セット端子8およびリセット端子9からの入力信号で、クロック20を動作状態または停止状態に制御することができる。
【0051】以下、クロックジェネレータ部の動作を図9および図10を参照しながら説明する。
【0052】まず、リセット端子9にHの入力状態信号23が入力されると、RSフリップフロップ回路の出力はLとなり、AND回路の一方の入力端子にLの信号が入力される。したがって、AND回路の他方の入力端子に入力されるクロック発振器4の出力のH、Lに関わらずクロックジェネレータ部3から出力されるクロック10は停止状態になる。
【0053】続いて、セット端子8にHの入力開始状態信号26が入力されると、AND回路の一方の端子にHの信号が入力され、クロック発振器4の出力がそのまま出力され、動作状態のクロック20をクロックジェネレータ部3は出力する。
【0054】以上のように第3の実施例では、メモリ5が読み出し準備状態の間は、バスインターフェース部6へのクロック30を動作状態のままとし、CPU部1へのクロック20を停止状態にしているので、CPU部1の入出力ビット数がメモリ5の入出力ビット数より多い場合でも、CPU部1からバスインターフェース部6に入力するデータを、2段に分けてメモリ5に入力することができるうえ、第1および第2の実施例と同様に、CPU部1に無処理制御回路を構成する必要がなく、かつ消費電力を減らすことができる。
【0055】なお、第3の実施例では内部バスが16ビット、外部バスが8ビットの場合について説明したが、CPU部が接続されているバスと、メモリが接続されているバスが同じビット数の場合でも対応できる。
【0056】第1、第2、第3の実施例では、入力命令信号22や出力開始信号25等によりバスインターフェース部6はメモリ5が準備状態かどうかを検知しているが、内部バスまたは外部バスのデータの有無やデータ変化等によって検知してもよい。
【0057】また、クロックジェネレータ部3がクロック制御装置2を有し、バスインターフェース部6からの入力状態信号23、入力開始状態信号26、クロック停止信号43等に従ってクロック制御装置2でクロック10を制御しているが、バスインターフェース部6にクロック制御機能を持たせ、制御信号をクロックジェネレータ部3に出力してもよい。また、クロック制御装置2はクロックジェネレータ部3の内部に構成しているが、外部に構成してもよい。
【0058】メモリ5は、1チップマイクロコンピュータ100の外部に外付けされているが1チップマイクロコンピュータ100の内部に構成してもなんら問題はない。
【0059】また、メモリ5とCPU部1のデータの授受について説明したがそれに限定されない。たとえば、CPUとレジスタのデータの授受や、ダイレクトメモリアクセス(DMA)とメモリとのデータの授受であっても同様の効果が得られる。
【0060】また、上記実施例ではメモリに書き込み読み出しが可能なメモリを用いたがそれに限定されない。
【0061】また、上記実施例ではCPU部1とバスインターフェース部6はそれぞれ別々に構成しているが、バスインターフェース部をCPU部1の内部に構成してもなんら問題はない。
【0062】
【発明の効果】本発明によれば、メモリが書き込みまたは読み出し準備をしている間は、クロックジェネレータ部がCPU部にクロックを供給しないように制御することができるので、メモリの書き込みまたは読み出しの準備期間はCPU部を停止することができ、CPU部の無駄な動作をなくすことができ、消費電力を減らすことができる。
【0063】また、メモリの書き込みまたは読み出し準備期間は、CPU部にクロックは入力されないので、CPU部にウェイト状態制御機能としての無処理制御回路を構成する必要がなくなり、回路の簡素化を実現できる。




 

 


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