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発明の名称 データ伝送回路、データ線駆動回路、増幅回路、半導体集積回路及び半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−161185
公開日 平成7年(1995)6月23日
出願番号 特願平6−118193
出願日 平成6年(1994)5月31日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 赤松 寛範 / 小谷 久和 / 中尾 一郎 / 山田 俊郎 / 澤田 昭弘 / 菊川 博仁 / 縣 政志 / 岩成 俊一
要約 目的
データ伝送回路を備えた半導体集積回路の消費電力を低減し、且つデータ伝送を高速化する。

構成
データ線対20を駆動するためのドライバー回路6aで、入力差動信号の振幅2.5Vを従来下限とされている電源電圧(約1.5V)よりも小さい0.6Vまで低減する。データ線対20を通じて伝送された差動信号の振幅を増幅回路30で2.5Vまで増幅し、ラッチ回路40でラッチする。ラッチ回路40によるラッチ後は、増幅回路30の動作を停止させる。ドライバー回路6aは、オフリーク電流を増加させないようにNMOSトランジスタQn11〜Qn16のみで構成される。接地側に位置するQn12及びQn14のしきい値電圧を従来下限とされている値(0.3V〜0.6V)に、電源側に位置するQn11及びQn13のしきい値電圧を該下限値より低い値(0V〜0.3V)に各々設定することにより、Qn11及びQn13の駆動能力を高める。
特許請求の範囲
【請求項1】 半導体集積回路のためのデータ伝送回路であって、第1の振幅を有する第1の差動信号を前記第1の振幅より小さい第2の振幅を有する第2の差動信号に変換する第1の回路と、前記第1の回路によって変換された第2の差動信号を伝送するための信号線対と、前記信号線対を通じて伝送された第2の差動信号を第3の振幅を有する第3の差動信号に変換する第2の回路と、前記第2の回路によって変換された第3の差動信号をラッチする第3の回路とを備えたことを特徴とするデータ伝送回路。
【請求項2】 請求項1記載のデータ伝送回路において、前記第2の回路は、前記差動信号を入力するための一対の差動入力端子と、前記一対の差動入力端子を通じて入力された差動信号を増幅する増幅部と、前記増幅部によって増幅された差動信号を出力するための一対の差動出力端子と、前記一対の差動出力端子からの出力に基づいて前記増幅部への電源供給を制御する電源制御部とを有することを特徴とするデータ伝送回路。
【請求項3】 請求項1記載のデータ伝送回路において、前記第3の差動信号の第3の振幅は、前記第1の差動信号の第1の振幅と等しいことを特徴とするデータ伝送回路。
【請求項4】 請求項1記載のデータ伝送回路において、前記第1〜第3の差動信号は各々ハイレベルとロウレベルとを有する論理信号であって、各論理信号のロウレベルは接地レベルと等しいことを特徴とするデータ伝送回路。
【請求項5】 請求項1記載のデータ伝送回路において、前記第1の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧と等しいことを特徴とするデータ伝送回路。
【請求項6】 請求項1記載のデータ伝送回路において、前記第1の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧に基づいて該半導体集積回路の内部で生成された第1の降圧電圧と等しいことを特徴とするデータ伝送回路。
【請求項7】 請求項1記載のデータ伝送回路において、前記第2の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧に基づいて該半導体集積回路の内部で生成された第2の降圧電圧と等しいことを特徴とするデータ伝送回路。
【請求項8】 請求項1記載のデータ伝送回路において、前記第1の回路の接地線は、前記半導体集積回路内の他の回路の接地線とは独立に設けられたことを特徴とするデータ伝送回路。
【請求項9】 請求項1記載のデータ伝送回路において、前記第2の回路の動作は、前記第3の回路による前記第3の差動信号のラッチに同期して停止させられることを特徴とするデータ伝送回路。
【請求項10】 請求項1記載のデータ伝送回路において、前記信号線対の電位をイコライズする第4の回路をさらに備えたことを特徴とするデータ伝送回路。
【請求項11】 請求項10記載のデータ伝送回路において、1つのデータ伝送サイクルの前半では、前記第1の差動信号から前記第3の差動信号が得られるように前記第1及び第2の回路が動作させられ、前記データ伝送サイクルの後半では、前記第3の回路による前記第3の差動信号のラッチに同期して前記第2の回路の動作が停止させられ、且つ前記信号線対の電位をイコライズするように前記第4の回路が動作させられることを特徴とするデータ伝送回路。
【請求項12】 半導体集積回路内においてデータ線対を差動で駆動するデータ線駆動回路であって、第1の振幅を有する第1の差動信号が入力される一対の差動入力端子と、第2の振幅を有する第2の差動信号を出力するように前記データ線対に接続された一対の差動出力端子と、前記一対の差動入力端子のうちの一方の端子に接続されたゲートと、前記一対の差動出力端子のうちの一方の端子に接続されたドレインと、電源線に接続されたソースとを有する第1のNMOSトランジスタと、前記一対の差動入力端子のうちの他方の端子に接続されたゲートと、前記第1のNMOSトランジスタのドレインに接続されたドレインと、接地線に接続されたソースとを有する第2のNMOSトランジスタと、前記第2のNMOSトランジスタのゲートに接続されたゲートと、前記一対の差動出力端子のうちの他方の端子に接続されたドレインと、前記電源線に接続されたソースとを有する第3のNMOSトランジスタと、前記第1のNMOSトランジスタのゲートに接続されたゲートと、前記第3のNMOSトランジスタのドレインに接続されたドレインと、前記接地線に接続されたソースとを有する第4のNMOSトランジスタとを備えたことを特徴とするデータ線駆動回路。
【請求項13】 請求項12記載のデータ線駆動回路において、前記第2の差動信号の第2の振幅は、前記第1の差動信号の第1の振幅より小さいことを特徴とするデータ線駆動回路。
【請求項14】 請求項12記載のデータ線駆動回路において、前記第1及び第2の差動信号は各々ハイレベルとロウレベルとを有する論理信号であって、各論理信号のロウレベルは接地レベルと等しいことを特徴とするデータ線駆動回路。
【請求項15】 請求項12記載のデータ線駆動回路において、前記第1の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧と等しいことを特徴とするデータ線駆動回路。
【請求項16】 請求項12記載のデータ線駆動回路において、前記第1の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧に基づいて該半導体集積回路の内部で生成された第1の降圧電圧と等しいことを特徴とするデータ線駆動回路。
【請求項17】 請求項12記載のデータ線駆動回路において、前記第2の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧に基づいて該半導体集積回路の内部で生成された第2の降圧電圧と等しいことを特徴とするデータ線駆動回路。
【請求項18】 請求項12記載のデータ線駆動回路において、前記第1及び第3のNMOSトランジスタのしきい値電圧は、前記第2及び第4のNMOSトランジスタのしきい値電圧よりも低いことを特徴とするデータ線駆動回路。
【請求項19】 半導体集積回路内において差動信号を増幅する増幅回路であって、前記差動信号を入力するための一対の差動入力端子と、前記一対の差動入力端子を通じて入力された差動信号を増幅する増幅部と、前記増幅部によって増幅された差動信号を出力するための一対の差動出力端子と、前記一対の差動出力端子からの出力に基づいて前記増幅部への電源供給を制御する電源制御部とを備えたことを特徴とする増幅回路。
【請求項20】 請求項19記載の増幅回路において、前記電源制御部は、互いに直列接続され且つ電源線と前記増幅部との間に介在した第1及び第2のPMOSトランジスタを備え、前記第1のPMOSトランジスタのゲートは前記一対の差動出力端子のうちの一方の端子に接続され、前記第2のPMOSトランジスタのゲートは前記一対の差動出力端子のうちの他方の端子に接続されたことを特徴とする増幅回路。
【請求項21】 各々電源線と接地線とを備えた主電源配線系及び副電源配線系と、前記主電源配線系に直接接続された第1の回路ブロックと、前記副電源配線系に直接接続された第2の回路ブロックと、前記第1の回路ブロックから第2の回路ブロックへのノイズ伝播を抑制するように前記主電源配線系と副電源配線系との間に介在した電源系結合回路とを備えたことを特徴とする半導体集積回路。
【請求項22】 請求項21記載の半導体集積回路において、前記第2の回路ブロックは、データ線対を差動で駆動するように、第1の振幅を有する第1の差動信号を該第1の振幅より小さい第2の振幅を有する第2の差動信号に変換するデータ線駆動回路を備え、前記第1及び第2の差動信号は各々ハイレベルとロウレベルとを有する論理信号であって、各論理信号のロウレベルは前記副電源配線系の接地線の電圧レベルと等しいことを特徴とする半導体集積回路。
【請求項23】 請求項21記載の半導体集積回路において、前記電源系結合回路は、互いに並列接続され且つ前記主電源配線系の接地線と前記副電源配線系の接地線との間に介在した第1及び第2のNMOSトランジスタを備え、前記第1のNMOSトランジスタのゲートは制御クロックの供給を受け、前記第2のNMOSトランジスタのゲートは前記副電源配線系の接地線に接続されたことを特徴とする半導体集積回路。
【請求項24】 請求項23記載の半導体集積回路において、前記第2のNMOSトランジスタのしきい値電圧は0V以下であることを特徴とする半導体集積回路。
【請求項25】 請求項21記載の半導体集積回路において、降圧電圧を前記第2の回路ブロックへ供給するように、外部から与えられた電源電圧に基づいて前記降圧電圧を生成する電源降圧回路をさらに備え、前記電源降圧回路は、前記降圧電圧の基準となる電位を発生する基準電位発生回路を有し、前記基準電位発生回路の接地線は、前記副電源配線系の接地線に直接接続されたことを特徴とする半導体集積回路。
【請求項26】 請求項25記載の半導体集積回路において、前記電源降圧回路は、前記基準電位発生回路により発生された基準電位と前記降圧電圧とを比較する比較回路をさらに有し、前記比較回路は、並列カレントミラー型の電流源を構成するように各々電源線に接続された一対のPMOSトランジスタと、前記基準電位と降圧電圧とを入力とした差動増幅器を構成するように、各々前記一対のPMOSトランジスタの接地側に接続された一対のNMOSトランジスタと、前記一対のNMOSトランジスタの各々のソースと接地線との間に介在したスイッチ素子とを備え、前記一対のNMOSトランジスタは、駆動能力を高めるように各々のしきい値電圧が低く設定されていることを特徴とする半導体集積回路。
【請求項27】 同一の半導体チップに設けられたデータ処理部と少なくとも1個のメモリ部と、前記半導体チップに設けられその外部からの信号の入力及びその外部への信号の出力のうちの少なくとも一方を行なうパッドとを備え、前記パッドは前記半導体チップにおける前記メモリ部が配置された部位と前記データ処理部が配置された部位との間に配置されていることを特徴とする半導体記憶装置。
【請求項28】 請求項27記載の半導体記憶装置は、前記メモリ部と前記データ処理部との間のデータの伝送を行なうデータ伝送回路をさらに備え、前記データ伝送回路は、第1の振幅を有する第1の差動信号を前記第1の振幅より小さい第2の振幅を有する第2の差動信号に変換する第1の回路と、前記第1の回路によって変換された第2の差動信号を伝送するための信号線対と、前記信号線対を通じて伝送された第2の差動信号を第3の振幅を有する第3の差動信号に変換する第2の回路と、前記第2の回路によって変換された第3の差動信号をラッチする第3の回路とを有することを特徴とする半導体記憶装置。
【請求項29】 請求項27記載の半導体記憶装置において、前記メモリ部は複数個存在し、前記メモリ部同士間のデータの伝送を行なうデータ伝送回路をさらに備え、前記データ伝送回路は、第1の振幅を有する第1の差動信号を前記第1の振幅より小さい第2の振幅を有する第2の差動信号に変換する第1の回路と、前記第1の回路によって変換された第2の差動信号を伝送するための信号線対と、前記信号線対を通じて伝送された第2の差動信号を第3の振幅を有する第3の差動信号に変換する第2の回路と、前記第2の回路によって変換された第3の差動信号をラッチする第3の回路とを有することを特徴とする半導体記憶装置。
【請求項30】 請求項27記載の半導体記憶装置において、前記メモリ部は複数個存在し、前記データ処理部は前記半導体チップの中央部に配置され、前記複数個のメモリ部は前記半導体チップの周辺部に配置され、前記パッドは前記半導体チップにおける中央部と周辺部との間の部位である中間部に配置されていることを特徴とする半導体記憶装置。
【請求項31】 請求項30記載の半導体記憶装置は、前記メモリ部と前記データ処理部との間のデータの伝送を行なうデータ伝送回路をさらに備え、前記データ伝送回路は、第1の振幅を有する第1の差動信号を前記第1の振幅より小さい第2の振幅を有する第2の差動信号に変換する第1の回路と、前記第1の回路によって変換された第2の差動信号を伝送するための信号線対と、前記信号線対を通じて伝送された第2の差動信号を第3の振幅を有する第3の差動信号に変換する第2の回路と、前記第2の回路によって変換された第3の差動信号をラッチする第3の回路とを有することを特徴とする半導体記憶装置。
【請求項32】 請求項30記載の半導体記憶装置は、前記メモリ部同士間のデータの伝送を行なうデータ伝送回路をさらに備え、前記データ伝送回路は、第1の振幅を有する第1の差動信号を前記第1の振幅より小さい第2の振幅を有する第2の差動信号に変換する第1の回路と、前記第1の回路によって変換された第2の差動信号を伝送するための信号線対と、前記信号線対を通じて伝送された第2の差動信号を第3の振幅を有する第3の差動信号に変換する第2の回路と、前記第2の回路によって変換された第3の差動信号をラッチする第3の回路とを有することを特徴とする半導体記憶装置。
【請求項33】 同一の半導体チップに設けられたメモリアレイとデータ処理部とを備え、前記半導体チップに設けられ前記メモリアレイ及びデータ処理部に電源電圧を供給するための電源電圧端子と、前記半導体チップに設けられ前記メモリアレイ及びデータ処理部に接地電圧を供給するための接地電圧端子と、前記半導体チップに設けられ前記電源電圧端子からの電源電圧及び前記接地電圧端子からの接地電圧を受け取り前記メモリアレイに供給されるメモリアレイ供給電圧を発生するメモリアレイ供給電圧発生回路と、前記半導体チップに設けられ前記電源電圧端子からメモリアレイ供給電圧発生回路を通じて接地電圧端子へ流れる貫通電流を遮断する貫通電流遮断手段とをさらに備えていることを特徴とする半導体記憶装置。
【請求項34】 同一の半導体チップに設けられたメモリアレイとデータ処理部とを備え、前記半導体チップに設けられ前記メモリアレイに電源電圧を供給するための第1の電源電圧端子と、前記半導体チップに設けられ前記データ処理部に電源電圧を供給するための第2の電源電圧端子と、前記半導体チップに設けられ前記第1の電源電圧端子から電源電圧を受け取り前記メモリアレイに供給されるメモリアレイ供給電圧を発生するメモリアレイ供給電圧発生回路とをさらに備えていることを特徴とする半導体記憶装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、データ伝送回路、データ伝送回路に用いられるデータ線駆動回路及び増幅回路、並びに、データ伝送回路を備えた半導体集積回路及び半導体記憶装置に関するものである。
【0002】
【従来の技術】近年、半導体集積回路(LSI)の1つであるダイナミックRAM(DRAM)は、3年で4倍のペースで大容量化の道を進んできている。この大容量化に伴って、DRAMは各世代間(例えば1Mビットから4Mビットへ)でチップ面積が1.5倍ずつ増加している。このチップ面積の増加に伴いDRAM内のデータ伝送のための信号線の配線が長くなり、配線容量の増大を招いている。さらには、多ビット化による配線本数の増大も配線容量の増大に輪をかけている。
【0003】DRAM内の消費電力の大部分は、その信号線の充放電で費やされる。前記配線容量の増大は、充放電電流の増大ひいてはDRAM全体の消費電力の増大をもたらす。また、配線容量の増大は信号遅延の増大をもたらす。
【0004】一方、DRAM中のMOSトランジスタ素子の微細化に伴い、その酸化膜の耐圧が問題になってきている。
【0005】そこで、従来のDRAMにおいては、消費電力及び信号遅延の低減に加えて酸化膜の信頼性向上の面からも内部電源電圧を下げる努力がなされてきた。外部電源電圧VCCに基づいてDRAMチップの内部で生成した降圧電圧VINTを、該チップ上のMOSトランジスタ回路へ供給するのである。
【0006】信号線の電圧振幅を小さくすることは、LSI全体の低消費電力化にとって極めて有効である。特開平4−211515号公報には、低減された内部電源電圧(降圧電圧)に基づき小振幅で動作するデータ伝送回路が示されている。これは、CMOS構成のドライバー回路によりデータ伝送のための単一のデータ線を小振幅で駆動し、図18に示すようなレシーバー回路によりデータ線から小振幅の信号を受けて大きな振幅の信号に変換するものである。
【0007】
【発明が解決しようとする課題】ところが、前記従来のデータ伝送回路においては、データ伝送のための配線が長くなると、図18に示すレシーバー回路の入力INがゆっくりとしか変化しなくなり動作速度が遅くなるという問題点がある。この原因は、レシーバー回路の入力INがVCL−Vtn(又はVSL−Vtp)にならないと動作せず、しかもソースホロワの形になっているのでVtn、Vtpは基板バイアス効果により大きくなっているからである。また、注意を必要とするVCL、VSLの2つの電源が必要であり、この2つの電源のために消費電流の増大を招く。
【0008】そこで、動作速度の改善策として、レシーバー回路の入力部のNMOS、PMOSをそれぞれVtn、Vtpが低いものにするという手段が考えられる。しかしながら、MOSトランジスタのしきい値電圧を低いものにするためにはその製造段階において工程の増加、マスクの増加が生じる。また、レシーバー回路に入力される信号の遷移時間を小さくするためにレシーバー回路の前段にCMOSインバータを設けることが考えられるが、VCL・VSL間にオフリーク電流が発生する。
【0009】本発明は前記に鑑みなされたものであって、配線が長い場合にも高速なデータ伝送を低消費電力で実現することを目的とする。
【0010】
【課題を解決するための手段】前記の目的を達成するため、具体的に請求項1の発明が講じた解決手段は、半導体集積回路のためのデータ伝送回路を対象とし、図6に示すように、第1の振幅を有する第1の差動信号を前記第1の振幅より小さい第2の振幅を有する第2の差動信号に変換する第1の回路(ドライバー回路)6aと、該第1の回路6aによって変換された第2の差動信号を伝送するための信号線対(データ線対)20と、該信号線対20を通じて伝送された第2の差動信号を第3の振幅を有する第3の差動信号に変換する第2の回路(増幅回路)30と、該第2の回路30によって変換された第3の差動信号をラッチする第3の回路(ラッチ回路)40とを備えた構成とするものである。
【0011】請求項2の発明は、具体的には、請求項1記載の発明の構成に、前記第2の回路は、前記差動信号を入力するための一対の差動入力端子と、該一対の差動入力端子を通じて入力された差動信号を増幅する増幅部と、該増幅部によって増幅された差動信号を出力するための一対の差動出力端子と、該一対の差動出力端子からの出力に基づいて前記増幅部への電源供給を制御する電源制御部とを有する構成を付加するものである。
【0012】請求項3の発明は、具体的には、請求項1記載の発明の構成に、前記第3の差動信号の第3の振幅は、前記第1の差動信号の第1の振幅と等しいという構成を付加するものである。
【0013】請求項4の発明は、具体的には、請求項1記載の発明の構成に、前記第1〜第3の差動信号は各々ハイレベルとロウレベルとを有する論理信号であって、各論理信号のロウレベルは接地レベルと等しいという構成を付加するものである。
【0014】請求項5の発明は、具体的には、請求項1記載の発明の構成に、前記第1の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧と等しいという構成を付加するものである。
【0015】請求項6の発明は、具体的には、請求項1記載の発明の構成に、前記第1の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧に基づいて該半導体集積回路の内部で生成された第1の降圧電圧と等しいという構成を付加するものである。
【0016】請求項7の発明は、具体的には、請求項1記載の発明の構成に、前記第2の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧に基づいて該半導体集積回路の内部で生成された第2の降圧電圧と等しいという構成を付加するものである。
【0017】請求項8の発明は、具体的には、請求項1記載の発明の構成に、前記第1の回路の接地線は、前記半導体集積回路内の他の回路の接地線とは独立に設けられたという構成を付加するものである。
【0018】請求項9の発明は、具体的には、請求項1記載の発明の構成に、前記第2の回路の動作は、前記第3の回路による前記第3の差動信号のラッチに同期して停止させられるという構成を付加するものである。
【0019】請求項10の発明は、具体的には、請求項1記載の発明の構成に、図11に示すように、前記信号線対(データ線対)20の電位をイコライズする第4の回路(イコライズ回路)60をさらに備えた構成とするものである。
【0020】請求項11の発明は、具体的には、請求項10記載の発明の構成に、1つのデータ伝送サイクルの前半では、前記第1の差動信号から前記第3の差動信号が得られるように前記第1及び第2の回路が動作させられ、前記データ伝送サイクルの後半では、前記第3の回路による前記第3の差動信号のラッチに同期して前記第2の回路の動作が停止させられ、且つ前記信号線対の電位をイコライズするように前記第4の回路が動作させられる構成を付加するものである。
【0021】前記の目的を達成するため、具体的に請求項12の発明が講じた解決手段は、図6に示すように、半導体集積回路内においてデータ線対20を差動で駆動するデータ線駆動回路(ドライバー回路)6aを対象とし、第1の振幅を有する第1の差動信号が入力される一対の差動入力端子11,12と、第2の振幅を有する第2の差動信号を出力するように前記データ線対20に接続された一対の差動出力端子14,15と、前記一対の差動入力端子11,12のうちの一方の端子11に接続されたゲートと、前記一対の差動出力端子14,15のうちの一方の端子14に接続されたドレインと、電源線に接続されたソースとを有する第1のNMOSトランジスタQn11と、前記一対の差動入力端子11,12のうちの他方の端子12に接続されたゲートと、前記第1のNMOSトランジスタQn11のドレインに接続されたドレインと、接地線に接続されたソースとを有する第2のNMOSトランジスタQn12と、該第2のNMOSトランジスタQn12のゲートに接続されたゲートと、前記一対の差動出力端子14,15のうちの他方の端子15に接続されたドレインと、前記電源線に接続されたソースとを有する第3のNMOSトランジスタQn13と、前記第1のNMOSトランジスタQn11のゲートに接続されたゲートと、前記第3のNMOSトランジスタQn13のドレインに接続されたドレインと、前記接地線に接続されたソースとを有する第4のNMOSトランジスタQn14とを備えた構成とするものである。
【0022】請求項13の発明は、請求項12記載の発明の構成に、前記第2の差動信号の第2の振幅は、前記第1の差動信号の第1の振幅より小さいという構成を付加するものである。
【0023】請求項14の発明は、請求項12記載の発明の構成に、前記第1及び第2の差動信号は各々ハイレベルとロウレベルとを有する論理信号であって、各論理信号のロウレベルは接地レベルと等しいという構成を付加するものである。
【0024】請求項15の発明は、請求項12記載の発明の構成に、前記第1の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧と等しいという構成を付加するものである。
【0025】請求項16の発明は、請求項12記載の発明の構成に、前記第1の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧に基づいて該半導体集積回路の内部で生成された第1の降圧電圧と等しいという構成を付加するものである。
【0026】請求項17の発明は、請求項12記載の発明の構成に、前記第2の差動信号はハイレベルとロウレベルとを有する論理信号であって、該論理信号のハイレベルは前記半導体集積回路の外部から与えられた電源電圧に基づいて該半導体集積回路の内部で生成された第2の降圧電圧と等しいという構成を付加するものである。
【0027】請求項18の発明は、請求項12記載の発明の構成に、図6に示す前記第1及び第3のNMOSトランジスタQn11,Qn13のしきい値電圧は、前記第2及び第4のNMOSトランジスタQn12,Qn14のしきい値電圧よりも低いという構成を付加するものである。
【0028】前記の目的を達成するため、具体的に請求項19の発明が講じた解決手段は、半導体集積回路内において差動信号を増幅する増幅回路を対象とし、図17に示すように、前記差動信号を入力するための一対の差動入力端子31,32と、該一対の差動入力端子31,32を通じて入力された差動信号を増幅する増幅部36と、該増幅部36によって増幅された差動信号を出力するための一対の差動出力端子34,35と、該一対の差動出力端子34,35からの出力に基づいて前記増幅部36への電源供給を制御する電源制御部37とを備えた構成とするものである。
【0029】請求項20の発明は、請求項19記載の発明の構成に、図17に示すように、前記電源制御部37は、互いに直列接続され且つ電源線と前記増幅部36との間に介在した第1及び第2のPMOSトランジスタQp37,Qp38を備え、該第1のPMOSトランジスタQp37のゲートは前記一対の差動出力端子34,35のうちの一方の端子35に接続され、前記第2のPMOSトランジスタQp38のゲートは前記一対の差動出力端子34,35のうちの他方の端子34に接続された構成を付加するものである。
【0030】前記の目的を達成するため、具体的に請求項21の発明が講じた解決手段は、半導体集積回路を対象とし、図9に示すように、各々電源線と接地線とを備えた主電源配線系56及び副電源配線系57と、前記主電源配線系56に直接接続された第1の回路ブロック51と、前記副電源配線系57に直接接続された第2の回路ブロック52と、前記第1の回路ブロック51から第2の回路ブロック52へのノイズ伝播を抑制するように前記主電源配線系56と副電源配線系57との間に介在した電源系結合回路70とを備えた構成とするものである。
【0031】請求項22の発明は、請求項21記載の発明の構成に、前記第2の回路ブロックは、データ線対を差動で駆動するように、第1の振幅を有する第1の差動信号を該第1の振幅より小さい第2の振幅を有する第2の差動信号に変換するデータ線駆動回路を備え、前記第1及び第2の差動信号は各々ハイレベルとロウレベルとを有する論理信号であって、各論理信号のロウレベルは前記副電源配線系の接地線の電圧レベルと等しいという構成を付加するものである。
【0032】請求項23の発明は、請求項21記載の発明の構成に、図9に示すように、前記電源系結合回路70は、互いに並列接続され且つ前記主電源配線系の接地線56と前記副電源配線系の接地線57との間に介在した第1及び第2のNMOSトランジスタQn71,Qn72を備え、該第1のNMOSトランジスタQn71のゲートは制御クロックの供給を受け、前記第2のNMOSトランジスタQn72のゲートは前記副電源配線系の接地線57に接続された構成を付加するものである。
【0033】請求項24の発明は、請求項23記載の発明の構成に、前記第2のNMOSトランジスタのしきい値電圧は0V以下であるという構成を付加するものである。
【0034】請求項25の発明は、請求項21記載の発明の構成に、図9に示すように、降圧電圧を前記第2の回路ブロック52へ供給するように、外部から与えられた電源電圧に基づいて前記降圧電圧を生成する電源降圧回路80をさらに備え、図10に示すように、前記電源降圧回路80は、前記降圧電圧の基準となる電位を発生する基準電位発生回路84を有し、該基準電位発生回路84の接地線は、前記副電源配線系の接地線に直接接続された構成を付加するものである。
【0035】請求項26の発明は、請求項25記載の発明の構成に、図10に示すように、前記電源降圧回路80は、前記基準電位発生回路84により発生された基準電位と前記降圧電圧とを比較する比較回路85をさらに有し、該比較回路85は、並列カレントミラー型の電流源を構成するように各々電源線に接続された一対のPMOSトランジスタQp81,Qp82と、前記基準電位と降圧電圧とを入力とした差動増幅器を構成するように、各々前記一対のPMOSトランジスタQp81,Qp82の接地側に接続された一対のNMOSトランジスタQn82,Qn83と、該一対のNMOSトランジスタQn82,Qn83の各々のソースと接地線との間に介在したスイッチ素子(NMOSトランジスタ)Qn84とを備え、前記一対のNMOSトランジスタQn82,Qn83は、駆動能力を高めるように各々のしきい値電圧が低く設定されている構成を付加するものである。
【0036】前記の目的を達成するため、具体的に請求項27の発明が講じた解決手段は、半導体記憶装置を対象とし、図1又は図2に示すように、同一の半導体チップ1に設けられたデータ処理部3と少なくとも1個のメモリ部2と、前記半導体チップ1に設けられその外部からの信号の入力及びその外部への信号の出力のうちの少なくとも一方を行なうパッド4とを備え、該パッド4は前記半導体チップ1における前記メモリ部2が配置された部位と前記データ処理部3が配置された部位との間に配置されている構成とするものである。
【0037】請求項28の発明は、具体的には、請求項27記載の発明の構成に、前記メモリ部と前記データ処理部との間のデータの伝送を行なうデータ伝送回路をさらに備え、該データ伝送回路は、第1の振幅を有する第1の差動信号を前記第1の振幅より小さい第2の振幅を有する第2の差動信号に変換する第1の回路と、該第1の回路によって変換された第2の差動信号を伝送するための信号線対と、該信号線対を通じて伝送された第2の差動信号を第3の振幅を有する第3の差動信号に変換する第2の回路と、該第2の回路によって変換された第3の差動信号をラッチする第3の回路とを有する構成を付加するものである。
【0038】請求項29の発明は、具体的には、請求項27記載の発明の構成に、前記メモリ部は複数個存在し、前記メモリ部同士間のデータの伝送を行なうデータ伝送回路をさらに備え、該データ伝送回路は、第1の振幅を有する第1の差動信号を前記第1の振幅より小さい第2の振幅を有する第2の差動信号に変換する第1の回路と、該第1の回路によって変換された第2の差動信号を伝送するための信号線対と、該信号線対を通じて伝送された第2の差動信号を第3の振幅を有する第3の差動信号に変換する第2の回路と、該第2の回路によって変換された第3の差動信号をラッチする第3の回路とを有する構成を付加するものである。
【0039】請求項30の発明は、具体的には、請求項27記載の発明の構成に、図1に示すように、前記メモリ部2は複数個存在し、前記データ処理部3は前記半導体チップ1の中央部に配置され、前記複数個のメモリ部2は前記半導体チップ1の周辺部に配置され、前記パッド4は前記半導体チップ1における中央部と周辺部との間の部位である中間部に配置されている構成を付加するものである。
【0040】請求項31の発明は、具体的には、請求項30記載の発明の構成に、前記メモリ部と前記データ処理部との間のデータの伝送を行なうデータ伝送回路をさらに備え、該データ伝送回路は、第1の振幅を有する第1の差動信号を前記第1の振幅より小さい第2の振幅を有する第2の差動信号に変換する第1の回路と、該第1の回路によって変換された第2の差動信号を伝送するための信号線対と、該信号線対を通じて伝送された第2の差動信号を第3の振幅を有する第3の差動信号に変換する第2の回路と、該第2の回路によって変換された第3の差動信号をラッチする第3の回路とを有する構成を付加するものである。
【0041】請求項32の発明は、具体的には、請求項30記載の発明の構成に、前記メモリ部同士間のデータの伝送を行なうデータ伝送回路をさらに備え、該データ伝送回路は、第1の振幅を有する第1の差動信号を前記第1の振幅より小さい第2の振幅を有する第2の差動信号に変換する第1の回路と、該第1の回路によって変換された第2の差動信号を伝送するための信号線対と、該信号線対を通じて伝送された第2の差動信号を第3の振幅を有する第3の差動信号に変換する第2の回路と、該第2の回路によって変換された第3の差動信号をラッチする第3の回路とを有する構成を付加するものである。
【0042】前記の目的を達成するため、具体的に請求項33の発明が講じた解決手段は、半導体記憶装置を対象とし、図3(a)及び(b)に示すように、同一の半導体チップ1に設けられたメモリアレイ122とデータ処理部3とを備え、前記半導体チップ1に設けられ前記メモリアレイ122及びデータ処理部3に電源電圧を供給するための電源電圧端子(電源電圧パッド)125と、前記半導体チップ1に設けられ前記メモリアレイ122及びデータ処理部3に接地電圧を供給するための接地電圧端子(接地電圧パッド)126と、前記半導体チップ1に設けられ前記電源電圧端子125からの電源電圧及び前記接地電圧端子126からの接地電圧を受け取り前記メモリアレイ122に供給されるメモリアレイ供給電圧を発生するメモリアレイ供給電圧発生回路(基準電圧発生回路)127と、前記半導体チップ1に設けられ前記電源電圧端子125からメモリアレイ供給電圧発生回路127を通じて接地電圧端子126へ流れる貫通電流を遮断する貫通電流遮断手段(スイッチ素子)129とをさらに備えている構成とするものである。
【0043】前記の目的を達成するため、具体的に請求項34の発明が講じた解決手段は、半導体記憶装置を対象とし、図5(a)及び(b)に示すように、同一の半導体チップ1に設けられたメモリアレイ122とデータ処理部3とを備え、前記半導体チップ1に設けられ前記メモリアレイ122に電源電圧を供給するための第1の電源電圧端子(第1の電源電圧パッド)125aと、前記半導体チップ1に設けられ前記データ処理部3に電源電圧を供給するための第2の電源電圧端子(第2の電源電圧パッド)125bと、前記半導体チップ1に設けられ前記第1の電源電圧端子125aから電源電圧を受け取り前記メモリアレイ122に供給されるメモリアレイ供給電圧を発生するメモリアレイ供給電圧発生回路(基準電圧発生回路)127とをさらに備えている構成とするものである。
【0044】
【作用】請求項1〜11の発明の構成により、半導体集積回路のためのデータ伝送回路において、第1の差動信号(入力差動信号)より小さい電圧振幅を有する第2の差動信号によって、信号線対(データ線対)20を通じたデータ伝送を実現できる。これにより、信号線対20の配線長が大きい場合にもこの信号線対20の寄生抵抗及び寄生容量の影響を抑制でき充放電電流及び信号遅延が低減されるので、高速且つ低消費電力の半導体集積回路を実現できる。さらに、充放電電流の低減によってピーク電流も低減できるため信号配線の信頼性やノイズ耐性も良くなる。また、第2の回路(増幅回路)30の後段に第3の回路(ラッチ回路)40が設けられているため第2の回路30の出力負荷が小さくなり、第2の回路30のサイズを小さくすることが可能であるので貫通電流を小さく抑えることができる。
【0045】また、請求項8の発明の構成により、第1の回路(ドライバー回路)の接地線を他の回路の接地線とは独立に設けることによって、他の回路の動作による接地レベルの変動の影響を受けることなく第1の回路の安定した動作を確保することができる。
【0046】また、請求項9の発明の構成により、第2の回路(増幅回路)の出力(第3の差動信号)をラッチした後に該第2の回路の動作を停止させることにより、半導体集積回路の消費電力をさらに低減することができる。
【0047】また、請求項10、11の発明の構成により、第4の回路(イコライズ回路)60をさらに設けることによって、信号線対(データ線対)20の電位差が所定値に達するまでの時間が短縮される結果、データ伝送がさらに高速化される。
【0048】請求項12〜18の発明の構成により、データ線駆動回路において、NMOS構成を採用することによって、各NMOSトランジスタQn11〜Qn14で大きなゲート・ソース間電圧を確保でき、そのしきい値電圧の下限を0.3V〜0.6Vに制限しても信号線対(データ線対)20を駆動する大きな能力が得られるので、オフリーク電流の増加なしに1.5Vよりも小さい電圧振幅で高速データ伝送を実現できる。そのうえに、従来のCMOS構成では2つ必要であった電源を1つだけにすることができるため半導体集積回路の消費電力をさらに低減することができる。また、NMOSトランジスタだけで構成できるため製造が簡単である。
【0049】また、請求項18の発明の構成により、電源側に位置する第1及び第3のNMOSトランジスタQn11,Qn13のしきい値電圧を従来下限とされている値(およそ0.3V〜0.6V)より低く設定しても該Qn11及びQn13のオフリーク電流は接地側に位置する第2及び第4のNMOSトランジスタQn12,Qn14により阻止されるので、Qn11及びQn13のしきい値電圧をQn12及びQn14のしきい値電圧より低く設定することによって、オフリーク電流の増加なしにQn11及びQn13の駆動能力をさらに高めることができる。
【0050】請求項19、20の発明の構成により、増幅回路において、電圧振幅の小さい入力差動信号ではなく増幅部36によって増幅された出力差動信号に基づいて該増幅部36への電源供給が制御される。これにより、増幅部36の動作を確実に停止させることができ、半導体集積回路の消費電力をさらに低減することができる。
【0051】また、請求項20の発明の構成により、出力が差動信号であるので、電源制御部37を構成する第1及び第2のPMOSトランジスタQp37,Qp38のうちの少なくとも一方は確実にオフする。
【0052】請求項21〜26の発明の構成により、半導体集積回路において、主電源配線系56と副電源配線系57との間に介在した電源系結合回路70が第1の回路ブロック51から第2の回路ブロック52へのノイズ伝播を抑制する。
【0053】また、請求項23の発明の構成により、この電源系結合回路70を構成する2つのNMOSトランジスタQn71,Qn72のうち第1のNMOSトランジスタQn71は、制御クロックに応じてオンすることにより、主電源配線系の接地線56と副電源配線系の接地線57とを低インピーダンスで接続する。また、第1のNMOSトランジスタQn71がオフしている間は、第2のNMOSトランジスタQn72は、主電源配線系の接地線56から副電源配線系の接地線57へのノイズ伝播を抑制するためのMOSダイオードとして機能する。したがって、第2の回路ブロック52が前記小電圧振幅の差動信号を取り扱うドライバー回路を有する場合でも、その誤動作を防止できる。
【0054】請求項27〜32の発明の構成により、半導体記憶装置において、メモリ部2とデータ処理部3とが同一の半導体チップ1に設けられるため、従来のようなメモリチップとデータ処理チップとのチップ間のデータのやり取りが不要となり、データ転送速度の高速化を容易に行なうことができ、データ処理システムの簡素化及び高密度実装化を図ることができる。さらに、従来のようにメモリチップとデータ処理チップとを結ぶデータバスをボード上に設ける必要がなくなるため、ボード上のデータバスを駆動する電流を省くことができ、データ処理システムにおける消費電流の低減化を図ることもできる。そのうえに、パッド4はメモリ部2とデータ処理部3との丁度中間に位置するように配置されるため、それぞれへの配線距離を短くすることが可能である。その結果、動作速度の遅れを防止することができる。さらに、配線領域を小さくできるため、チップ面積の増大も防止でき、外部からみた信号線端子の入力容量も低減できる。
【0055】また、請求項30の発明の構成により、データ処理部3は半導体チップ1の中央部に配置され、複数個のメモリ部2は同半導体チップ1の周辺部に配置されるため、半導体チップ1上における各メモリ部2とデータ処理部3との配線距離が均等になる。これにより、特定のメモリ部をアクセスするときに動作速度が遅くなるというような欠点を防止することができる。
【0056】請求項33の発明の構成により、データ処理部3の待機時電源電流を検査する場合に、貫通電流遮断手段(スイッチ素子)129によって電源電圧端子125からメモリアレイ供給電圧発生回路(基準電圧発生回路)127を通じて接地電圧端子126へ流れる貫通電流を遮断することができるため、データ処理部3の待機時電源電流不良を検出できる。
【0057】請求項34の発明の構成により、メモリアレイ122及びメモリアレイ供給電圧発生回路(基準電圧発生回路)127に電源電圧を供給する第1の電源電圧端子125aとデータ処理部3に電源電圧を供給する第2の電源電圧端子125bとが別々に設けられている。したがって、貫通電流は第1の電源電圧端子125aからメモリアレイ供給電圧発生回路127内を流れ、第2の電源電圧端子125bからデータ処理部3内を流れる電流には影響を与えない。これにより、待機時電源電流を検査する場合には、メモリアレイ122の待機時電源電流の測定とデータ処理部3の待機時電源電流の測定とを独立して行なうことができるためデータ処理部3の待機時電源電流不良も検出できる。さらに、請求項33の貫通電流遮断手段(スイッチ素子)129を制御するための制御信号が不要であるのでチップの制御を簡略化できる。
【0058】
【実施例】
(第1の実施例)以下、本発明の第1の実施例について図面を参照しながら説明する。
【0059】図1は第1の実施例に係るDRAMを示す図である。図1において、8個のメモリ部2とデータ処理部3とが同一の半導体チップ1に設けられており、データ処理部3は半導体チップ1の中央部に配置され、8個のメモリ部は半導体チップ1の周辺部にデータ処理部3を囲むように配置されている。また、半導体チップ1における中央部と周辺部との間の中間部には、外部信号を入力する複数個の入力パッド4が配置されており、当該中間部はメモリ部2とデータ処理部3と入力パッド4とをそれぞれ接続する配線(一部を除き図示省略)が設けられた配線領域ともなっている。
【0060】このようにメモリ部2、データ処理部3及び入力パッド4が半導体チップ1に配置されたDRAMにおいて、まず、メモリ部2とデータ処理部3と間の動作を考えた場合には、各メモリ部2とデータ処理部3との半導体チップ1上における距離が均等になるため、データ処理部3が特定のメモリ部2をアクセスするときに動作速度が遅くなるというような欠点が生じることを防止できる。また、メモリ部2又はデータ処理部3と半導体チップ1の外部との間の動作を考えた場合には、入力パッド4がメモリ部2とデータ処理部3との丁度中間に配置されているため、入力パッド4とメモリ部2との間の配線距離、及び、入力パッド4とデータ処理部3との間の配線距離を短くすることが可能であり、その結果、動作速度の遅れを防止することができる。さらに、配線領域を小さくすることができるため、チップ面積の増大も防止でき、半導体チップ1の外部からみた信号線端子の入力容量も低減できるという効果も有する。
【0061】各々のメモリ部2は、メモリアレイやデコーダ回路やコントロール回路等を含むメモリコア5とI/Oブロック6と当該メモリ部2内部で用いる内部電源電圧を発生させる電圧変換回路7とを備えており、I/Oブロック6は当該メモリ部2とデータ処理部3との間の双方向のデータ転送をデータバス10を通じて実行するためのデータ転送部6cを有している。データ転送部6cは、データ処理部3に転送するためにデータをデータバス10に送出するドライバー回路6aと、データ処理部3から送出されたデータをデータバス10から受け取るレシーバー回路6bとから構成されている。
【0062】また、データ処理部3は、本来のデータ処理を行なうデータ処理ブロック8とI/Oブロック9とを備えており、I/Oブロック9は、メモリ部2と同様に、ドライバー回路9aとレシーバー回路9bとから構成されるデータ転送部9cを有している。
【0063】なお、本実施例では、データ処理部3と各メモリ部2との間でのみデータ転送が行なわれる構成になっているが、メモリ部2同士間でデータのやり取りを行なってもよい。また、パッド4は外部信号を入力するだけでなく、DRAM内部で発生した信号を外部へ出力するものとしてもよい。
【0064】図2はDRAMの各構成要素のレイアウトの他の例を示す図である。ここでは、図1と同様の構成要素には同一の符号を付して説明を省略する。図2に示すように、メモリ部2とデータ処理部3とを同一の半導体チップ1に設け、メモリ部2を半導体チップ1上の一方の側(図2における右側)に配置し、データ処理部3を半導体チップ1上の他方の側(図2における左側)に配置し、複数個の入力パッド4を半導体チップ1におけるメモリ部2が配置された部位とデータ処理部3が配置された部位との間の部位すなわち中央部に一列に配置してもよい。なお、メモリ部2が複数個存在する場合には、複数個のメモリ部2を半導体チップ1上の一方の側(例えば図2における右側)に一列に配置する。
【0065】図3(a)は、図1に示す本実施例のDRAMの中から、1個のメモリ部2とデータ処理部3とこれらに所定の電圧を外部から供給するための回路とを抜粋して示したものである。
【0066】図3(a)において、メモリ部2のメモリコアを構成するメモリアレイ122とデータ処理部3とが同一の半導体チップ1に設けられており、さらに、半導体チップ1には、電圧変換回路7と、メモリアレイ122及びデータ処理部3に電源電圧VDDを供給する電源電圧パッド125と、メモリアレイ122及びデータ処理部3に接地電圧VSSを供給する接地電圧パッド126とが設けられている。電圧変換回路7は、電源電圧パッド125からの電源電圧VDD及び接地電圧パッド126からの接地電圧VSSを受け取り、例えば、基準電圧や2分の1電源電圧等を発生する。
【0067】図3(b)は電圧変換回路7の構成を示すブロック図であり、図3(b)に示すように、電圧変換回路7は、メモリアレイ供給電圧発生回路としての基準電圧発生回路127と駆動回路128とテスト制御信号TCSを活性化することにより非導通状態となる貫通電流遮断手段としてのスイッチ素子129とにより構成されており、基準電圧発生回路127は、最も簡単な例として図4に示すように抵抗130により構成される。なお、図4はスイッチ素子129が導通状態である通常の場合の回路を示しており、この場合には、電源電圧パッド125から基準電圧発生回路127の抵抗130を通じて接地電圧パッド126に貫通電流が流れることよって、電源電圧VDDが分圧され出力ノード131にVDDの2分の1の電圧が発生する。
【0068】メモリアレイとデータ処理部を混載したDRAMには、待機時電源電流を検査する際に、電源電圧パッド125から基準電圧発生回路127を通じて接地電圧パッド126へ流れる貫通電流がデータ処理部3の待機時電源電流に比較して2桁〜3桁大きいため、データ処理部3の待機時電源電流不良がメモリアレイ122の待機時電源電流によって隠れてしまうという問題点がある。
【0069】しかし、本実施例においては、このような問題点を解決するために、電源電圧パッド125と電圧変換回路7の基準電圧発生回路127との間、及び、接地電圧パッド126と電圧変換回路7の基準電圧発生回路127との間にそれぞれスイッチ素子129が介設されている。
【0070】メモリアレイ122の待機時電源電流を検査する場合には、テスト制御信号TCSを非活性状態にしスイッチ素子129を導通状態のままで電流測定を行なう。一方、データ処理部3の待機時電源電流を検査する場合には、テスト制御信号TCSを活性化させスイッチ素子129を非導通状態にして電流測定を行なう。これにより、貫通電流は流れなくなるためデータ処理部3の待機時電源電流不良を検出できる。
【0071】なお、本実施例においては、スイッチ素子129が、電源電圧パッド125と電圧変換回路7の基準電圧発生回路127との間、及び、接地電圧パッド126と電圧変換回路7の基準電圧発生回路127との間にそれぞれ設けられているが、何れか一方にだけ設けるようにしても同様の効果を得ることができる。
【0072】図5(a)は、メモリ部2のメモリアレイ122及びデータ処理部3に所定の電圧を供給するための回路の他の例を示している。
【0073】図5(a)において、メモリ部2のメモリコアを構成するメモリアレイ122とデータ処理部3とが同一の半導体チップ1に設けられており、さらに、半導体チップ1には、電圧変換回路7aと、メモリアレイ122に電源電圧VDDを供給する第1の電源電圧パッド125aと、メモリアレイ122に接地電圧VSSを供給する第1の接地電圧パッド126aと、データ処理部3に電源電圧VDDを供給する第2の電源電圧パッド125bと、データ処理部3に接地電圧VSSを供給する第2の接地電圧パッド126bとが設けられている。電圧変換回路7aは、第1の電源電圧パッド125aからの電源電圧VDD及び第1の接地電圧パッド126aからの接地電圧VSSを受け取り、例えば、基準電圧や2分の1電源電圧等を発生する。
【0074】図5(b)は電圧変換回路7aの構成を示すブロック図であり、図5(b)に示すように、電圧変換回路7aは、メモリアレイ供給電圧発生回路としての基準電圧発生回路127と駆動回路128とにより構成されており、基準電圧発生回路127は、図4に示す基準電圧発生回路と同様のものである。
【0075】本実施例においては、メモリアレイ122及び電圧変換回路7aに接続される第1の電源電圧パッド125aと、データ処理部3に接続される第2の電源電圧パッド125bとが物理的に分離されていると共に、メモリアレイ122及び電圧変換回路7aに接続される第1の接地電圧パッド126aと、データ処理部3に接続される第2の接地電圧パッド126bとが物理的に分離されている。このため、貫通電流は第1の電源電圧パッド125aから基準電圧発生回路127を通じて第1の接地電圧パッド126aへ流れ、第2の電源電圧パッド125bからデータ処理部3を通じて第2の接地電圧パッド126bへ流れる電流には影響を与えない。これにより、待機時電源電流を検査する場合には、メモリアレイ122の待機時電源電流の測定とデータ処理部3の待機時電源電流の測定とを独立して行なうことができるためデータ処理部の待機時電源電流不良も検出できる。
【0076】なお、本実施例によると、貫通電流遮断手段としてのスイッチ素子を制御するためのテスト制御信号が不要であるのでチップの制御を簡略化できる。
【0077】図6は、図1に示す第1の実施例のDRAMの中からデータ伝送回路を抜粋してその構成を示したものである。ここでは、データ伝送回路として、メモリ部2内のドライバー回路6aと、データ処理部3内のレシーバー回路9bと、これらの回路間を接続する1組のデータ線対とから構成される単方向のデータ伝送回路について説明する。なお、データ処理部3内のドライバー回路9aと、メモリ部2内のレシーバー回路6bと、これらの回路間を接続する1組のデータ線対とから構成されるデータ伝送回路も同様のものである。図1に示すデータバス10は前記2組のデータ線対により構成されている。
【0078】図6において、6aはメモリ部2のドライバー回路(データ線駆動回路)、20はデータ線対、30は増幅回路、40はラッチ回路であり、増幅回路30とラッチ回路40とからデータ処理部3のレシーバー回路9bが構成される。VINTは第1の降圧電圧、VINTLは第2の降圧電圧であり、後者は前者より低い。VINT及びVINTLは、各々不図示の電源降圧回路により外部電源電圧VCCから生成される。例えば、VCC=3.3V、VINT=2.5V、VINTL=0.6Vである。
【0079】ドライバー回路6aは、0VからVINTまでスイングする入力差動信号IN/XINを0VからVINTLまでスイングする小振幅の差動信号に変換することによりデータ線対20を差動で駆動するための回路であって、IN/XINを入力するための一対の差動入力端子11,12と、第1の制御信号CONT1を入力するための制御端子13と、データ線対20に接続された一対の差動出力端子14,15と、第1〜第6のNMOSトランジスタQn11〜Qn16とを備えている。Qn11は、ゲートが一対の差動入力端子11,12のうちの一方の端子11に、ドレインが一対の差動出力端子14,15のうちの一方の端子14に、ソースがQn15を介してVINTLに各々接続されている。Qn12は、ゲートが一対の差動入力端子11,12のうちの他方の端子12に、ドレインがQn11のドレインと同じく端子14に、ソースがQn16を介して接地線(接地レベル:0V)に各々接続されている。Qn13は、ゲートがQn12のゲートと同じく端子12に、ドレインが一対の差動出力端子14,15のうちの他方の端子15に、ソースがQn11のソースと同じくQn15を介してVINTLに各々接続されている。Qn14は、ゲートがQn11のゲートと同じく端子11に、ドレインがQn13のドレインと同じく端子15に、ソースがQn12のソースと同じくQn16を介して接地線に各々接続されている。Qn15及びQn16の各々のゲートは、制御端子13に共通接続されている。Qn11〜Qn14のしきい値電圧はいずれも、およそ0.5Vである。
【0080】ドライバー回路6aから出力された小振幅の差動信号を増幅回路30へ伝送するためのデータ線対20は、分布定数として抵抗成分RLと容量成分CLとを有するものとする。
【0081】増幅回路30は、データ線対20を通じて伝送されてきた0VからVINTLまでスイングする差動信号OUT/XOUTを、0VからVINTまでスイングする差動信号AOT/XAOTに増幅するための回路であって、OUT/XOUTを入力するための一対の差動入力端子31,32と、第2の制御信号CONT2を入力するための制御端子33と、ラッチ回路40に接続された一対の差動出力端子34,35と、第1〜第6のPMOSトランジスタQp31〜Qp36と、第1〜第10のNMOSトランジスタQn31〜Qn3aとを備えている。
【0082】ラッチ回路40は、増幅回路30からのAOT/XAOTをラッチして0VからVINTまでスイングする出力差動信号BOT/XBOTを得るための回路であって、AOT/XAOTを入力するための一対の差動入力端子41,42と、第3の制御信号CONT3を入力するための制御端子43と、BOT/XBOTを出力するための一対の差動出力端子44,45と、第1及び第2のPMOSトランジスタQp41,Qp42と、第1〜第6のNMOSトランジスタQn41〜Qn46とを備えている。
【0083】図7(a)〜(g)は、図6のデータ伝送回路の動作タイミング図である。CONT1がハイレベルに立ち上げられると、データ伝送サイクルが開始する。各サイクルにおいて、振幅VINTを有するIN/XINは、ドライバー回路6aで小振幅VINTLを有するOUT/XOUTに変換された後、増幅回路30で振幅VINTを有するAOT/XAOTに増幅される。この時、CONT3がハイレベルに立ち上げられ、AOT/XAOTがラッチ回路40でラッチされる結果、BOT/XBOTが確定する。このようにしてBOT/XBOTが確定した後にCONT2がハイレベルに立ち上げられる結果、増幅回路30の動作はラッチ回路40によるAOT/XAOTのラッチに同期して停止させられる。
【0084】以上のとおり、本実施例によれば、データ線対20の電圧振幅がVINTLに制限されるので、該データ線対20の充放電電流を低減できる。本実施例は、データ線対20の配線容量がデータ伝送回路全体の容量に対して占める割合が大きい場合に特に効果が大きい。
【0085】また、NMOSトランジスタのみで構成されたドライバー回路6aにおいて、Qn11〜Qn14の各々のゲートには0VからVINTまでスイングするIN/XINが入力されるのに対し、その各々のソース・ドレイン間の印加電圧はVINTLの大きさに制限されるので、Qn11〜Qn14の各々において十分な大きさのゲート・ソース間電圧を確保できるだけの差がVINTの大きさとVINTLの大きさとの間にあれば、当該ドライバー回路6aは高速に動作する。また、Qn11〜Qn14の各々のしきい値電圧の下限を0.3V〜0.6Vに制限してもデータ線対20を駆動する大きな能力が得られるので、オフリーク電流の増加なしに1.5Vより小さい電圧振幅で高速データ伝送を実現できる。
【0086】さて、本実施例の増幅回路30では差動入力端子31,32の信号OUT/XOUTをQp31〜Qp34のゲートで受けているので、該信号が緩慢に遷移しても支障は生じない。ただし、OUT/XOUTの振幅がVINTLの大きさに制限されているので、VINTからQp31〜Qp34を通じて接地線へ抜ける貫通電流が常に流れようとする。ところが、前記のとおりラッチ回路40によるAOT/XAOTのラッチに同期して増幅回路30の動作を停止させるようにCONT2を該増幅回路30に与えているので、Qp35及びQp36により貫通電流が抑制される。また、増幅回路30の後段にラッチ回路40を設けているため前者の出力負荷が小さくなり、該増幅回路30を構成する各MOSトランジスタのサイズを小さくしぼれるので、Qp35及びQp36がオンしている間でも貫通電流を小さく抑えることができる。
【0087】なお、VCCから生成されたVINTの印加箇所に、VCCをそのまま印加するようにしてもよい。IN/XIN、AOT/XAOT及びBOT/XBOTのハイレベルは1V〜3.3Vの範囲が適当であり、OUT/XOUTのハイレベルは0.1V〜1.5Vの範囲が適当である。
【0088】また、ドライバー回路6aにおいて、電源側に位置するQn11及びQn13のしきい値電圧を、接地側に位置するQn12及びQn14のしきい値電圧より低く設定することも可能である。具体的には、Qn11及びQn13のしきい値電圧を0V〜0.3Vに、Qn12及びQn14のしきい値電圧を0.3V〜0.6Vに各々設定する。このようにQn11及びQn13のしきい値電圧を従来下限とされている値(0.3V〜0.6V)より低く設定しても、待機時に差動入力端子11,12の電位がいずれも0Vになるように制御すれば、Qn11及びQn13のオフリーク電流はQn12及びQn14により阻止される。したがって、Qn11及びQn13のしきい値電圧をQn12及びQn14のしきい値電圧より低く設定することにより、オフリーク電流の増加なしにQn11及びQn13の駆動能力をさらに高めることができる。Qn11及びQn13のゲート・ソース間電圧はQn12及びQn14に比べて必然的に小さくなるので、Qn11及びQn13のしきい値電圧を下げることはドライバー回路6aの駆動能力を上げるのに有効である。
【0089】図8は、第1の実施例のDRAMにおける接地線のノイズ対策を示す配線図である。このノイズ対策は、ドライバー回路6aにおいて0VからVINTLまでスイングする小振幅の差動信号を取り扱うことに鑑みたものである。
【0090】図8において、51は標準振幅VINTで動作する第1の回路ブロックを示しており、レシーバー回路9bの増幅回路30及びラッチ回路40に加えて当該DRAM中のタイミングジェネレータ、デコーダ回路等を含んでいる。52は小振幅VINTLで動作する第2の回路ブロックを示しており、ドライバー回路6aがこれに該当する。第1の回路ブロック51は、接地線53を介して接地パッド55に接続されている。一方、第2の回路ブロック52は、第1の回路ブロック51の接地線53とは独立に設けられた接地線54を介して接地パッド55に接続されている。ここで、第1の回路ブロック51中の回路の動作により非常に大きな電流が接地線53に流れたとすると、接地線53の抵抗成分RL1によって電圧降下が生じ、第1の回路ブロック51の接地レベルが大きく変動してしまう。ところが、接地線54が第1の回路ブロック51の接地線53とは独立に設けられているため、第2の回路ブロック52中のドライバー回路6aは、第1の回路ブロック51の接地レベルの変動の影響をあまり受けることなく正常な動作を続けることができる。なお、RL2は接地線54の抵抗成分を示す。
【0091】このように、図8のような接地配線を採用することにより、第1の回路ブロック51の動作電流に起因した電源ノイズの第2の回路ブロック52への侵入を、ある程度抑制することができる。
【0092】図9は、接地線のノイズ対策の他の例を示す配線図である。図9の接地線の配線も、図8の場合と同様に、ドライバー回路6aにおいて小振幅の差動信号を取り扱うことに鑑みてノイズ対策を施したものである。図9において、第1及び第2の回路ブロック51,52は、図8の場合と同様の回路ブロックである。接地線は、第1の回路ブロック51のための第1の接地線(主電源配線系の接地線)56と、第2の回路ブロック52のためのローカルな第2の接地線(副電源配線系の接地線)57とに区分されている。第1の接地線56は接地パッド55に接続され、第2の接地線57は電源系結合回路70を介して第1の接地線56に接続されている。80は、第2の回路ブロック52にVINTLを供給するための電源降圧回路である。
【0093】電源系結合回路70は、第1の回路ブロック51から第2の回路ブロック52へのノイズ伝播を抑制するように第1の接地線56と第2の接地線57とを結合するための回路であって、互いに並列接続された第1及び第2のNMOSトランジスタQn71,Qn72を備えている。Qn71のゲートは、制御端子71を通じて制御クロックの供給を受ける。一方、Qn72がMOSダイオードとして働くように、Qn72のゲートは第2の接地線57に接続されている。
【0094】電源系結合回路70を構成する2つのNMOSトランジスタのうちのQn71は、DRAMの待機時に制御端子71を通じて供給される制御クロックに応じてオンすることにより、第1の接地線56と第2の接地線57とを低インピーダンスで接続する。また、DRAMの動作時、すなわちQn71がオフしている間は、Qn72は、第1の回路ブロック51の動作に伴う第1の接地線56における接地電圧レベルの浮きを第2の接地線57に伝えないようにするためのMOSダイオードとして機能する。
【0095】前記のとおり、ドライバー回路6aは、0V(接地レベル)からVINTLまでスイングする小振幅の差動信号を取り扱うものである。VINTLは、0.6V程度の小さい電圧である。したがって、第2の接地線57の電位がわずかでも浮き上がると、第2の回路ブロック52中のドライバー回路6aに誤動作が生じる可能性がある。ところが、本実施例によれば、第1の回路ブロック51の動作電流に起因した電源ノイズの第2の回路ブロック52への侵入を効果的に抑制することができるので、第2の回路ブロック52中のドライバー回路6aの誤動作を防止できる。
【0096】なお、MOSダイオードとして働くQn72のしきい値電圧は、小さければ小さいほど良く、0V以下であるのが望ましい。
【0097】図10は、図9に示す電源降圧回路80の内部構成を示す回路図である。この電源降圧回路80は、他の電源降圧回路(不図示)によりVCCから生成されたVINTから、VINTLを生成するための回路であって、制御クロックを入力するための制御端子81と、VINTLを出力するための出力端子82と、抵抗器83と、第1〜第3のPMOSトランジスタQp81〜Qp83と、第1〜第4のNMOSトランジスタQn81〜Qn84とを備えている。
【0098】互いに直列接続された抵抗器83とQn81とは、VINTLの基準となる電位VREFを発生するための基準電位発生回路84を構成している。この基準電位発生回路84は、Qn81のしきい値電圧を利用したものである。そして、少なくとも該基準電位発生回路84の接地電位は、図9に示すように第2の接地線57から取られる。
【0099】Qp81,Qp82とQn82〜Qn84とは、VINTLとVREFとを比較するための比較回路85を構成している。Qp81及びQp82は、並列カレントミラー型の電流源を構成するように、各々VINTに接続されている。Qn82及びQn83は、Qp81及びQp82で構成された電流源の接地側に接続され、差動増幅器を構成するように、Qn82のゲートにはVREFが印加され、Qn83のゲートにはVINTLがフィードバックされている。そして、Qn82及びQn83の各々のソースは、ゲートが制御端子81に接続された共通のスイッチ素子としてのQn84を介して、接地線に接続されている。しかも、Qn82及びQn83は、その駆動能力を高めるように、前記ドライバー回路中のQn11及びQn13と同様に、しきい値電圧が低く(0V〜0.3V)設定されている。
【0100】Qp83は、出力端子82にVINTLを出力するための出力回路86を構成しており、そのゲートにはQp81とQn82との接続点の電位が印加されるようになっている。
【0101】図9及び図10の構成によれば、万一第2の接地線57の電位が変動しても、この変動に応じて基準電位発生回路84の出力VREFが変動するので、電源降圧回路80の出力端子82と第2の接地線57との間の電圧は一定値VINTLに保たれる。したがって、第2の回路ブロック52中のドライバー回路の誤動作を確実に防止できる効果がある。しかも、比較回路85中のQn82及びQn83の駆動能力を高めるようにそのしきい値電圧が低く設定されているから、VREF及びVINTLのレベルが低くても、比較回路85の正常動作及び電源降圧回路80の良好な性能が保証される。
【0102】なお、図10の構成ではVINTからVINTLを生成したが、VINTLをVCCから直接生成するようにしてもよい。
【0103】(第2の実施例)以下、本発明の第2の実施例について図面を参照しながら説明する。
【0104】図11は第2の実施例に係るDRAM中のデータ伝送回路の一部を示す回路図であり、第2の実施例のデータ伝送回路は、第1の実施例に係るDRAM中のデータ伝送回路におけるドライバー回路6aとデータ線対20との間にさらにイコライズ回路60を付加したものである。
【0105】図11において、ドライバー回路6aの内部構成は第1の実施例(図6参照)と同様であるが、第1の実施例の場合のCONT1とは違って、本実施例において制御端子13に印加される第1の制御信号CONT1aは各データ伝送サイクルの前半でのみハイレベルに保持される。
【0106】イコライズ回路60は、データ線対20の電位をイコライズするための回路であって、ドライバー回路6aの差動出力端子14,15に接続された一対の差動入力端子61,62と、イコライズ制御信号EQを入力するための制御端子63と、データ線対20に接続された一対の差動出力端子64,65と、1つのNMOSトランジスタQn61とを備えている。Qn61は、データ線対20の電位をイコライズするように差動出力端子64,65の間に介在し、そのゲートにEQが印加されるようになっている。
【0107】データ線対20の後段には第1の実施例の場合と同様の増幅回路とラッチ回路とが接続されて本実施例のデータ伝送回路の全体が構成されるが、両回路の図示は省略する。
【0108】図12(a)〜(h)は、本実施例のデータ伝送回路の動作タイミング図である。各データ伝送サイクルの前半において、CONT1a及びCONT3がハイレベルに立ち上げられる。これにより、振幅VINTを有するIN/XINは、ドライバー回路6aで小振幅VINTLを有するOUT/XOUTに変換された後、増幅回路30で振幅VINTを有するAOT/XAOTに増幅され、このAOT/XAOTがラッチ回路40でラッチされる結果、BOT/XBOTが確定する。このようにしてBOT/XBOTが確定した後、すなわちデータ伝送サイクルの後半では、CONT2及びEQがハイレベルに立ち上げられる。この結果、増幅回路30の動作がラッチ回路40によるAOT/XAOTのラッチに同期して停止させられると同時に、データ線対20の電位OUT/XOUTがイコライズ回路60のQn61によりイコライズされる。
【0109】本実施例によれば、データ線対20のイコライズによりその電位差が所定値に達するまでの時間が短縮される結果、データ伝送がさらに高速化される。しかも、イコライズ動作をデータ伝送サイクルの後半に行なうことで、アクセス速度に対して悪影響が出ないようにしている。
【0110】なお、本実施例ではドライバー回路6aの差動出力端子14,15とデータ線対20との間にイコライズ用のNMOSトランジスタQn61を介在させているが、該トランジスタは、データ線対20の電位をイコライズできる限りどこに設けても構わない。
【0111】ここで、従来のDRAM中のデータ伝送回路と前記第1及び第2の実施例に係るデータ伝送回路との性能比較について説明する。
【0112】図13(a)は、従来のデータ伝送回路中のCMOS構成のドライバー回路のシミュレーション回路(DT)を示している。図13(a)中の2つの制御信号CONT/XCONTは、互いに相補な信号である。図13(b)は前記第1の実施例のデータ伝送回路中のNMOS構成のドライバー回路に対応したシミュレーション回路(SHT1)を、図13(c)は前記第2の実施例のデータ伝送回路中のイコライズ回路が付加されたドライバー回路に対応したシミュレーション回路(SHT2)を各々示している。
【0113】図14(a)〜(d)は、DT,SHT1及びSHT2のシミュレーション条件を示すタイミング図である。本シミュレーションでは、16ビットのデータを20nsのサイクルタイムtC で伝送した。VINTL=0.6V、RL=1.8kΩ、CL=4.5pFである。
【0114】図15は、DT,SHT1及びSHT2の各々の消費電流に係るシミュレーション結果を示す図である。DTに比べてSHT1では、VINT=2.5Vのところで15mAの消費電流の低減がなされている。またSHT1に比べてSHT2では、消費電流がさらに低減されている。
【0115】図16は、DT,SHT1及びSHT2の各々の遅延時間に係るシミュレーション結果を示す図である。DTではCONT/XCONTが、SHT1ではCONT1が、SHT2ではCONT1aが各々VINTの2分の1の電位まで変化した時点から0.1Vの電位差がOUT/XOUTとして現れるまでの時間(遅延時間tD )を比較したものである。DTに比べてSHT1の方が、またSHT1に比べてSHT2の方が高速データ伝送を達成できることが示されている。
【0116】(第3の実施例)以下、本発明の第3の実施例について図面を参照しながら説明する。
【0117】図17は第3の実施例に係るDRAM中のデータ伝送回路に用いられる増幅回路30aの回路図であり、第3の実施例のデータ伝送回路は、第1の実施例に係るDRAM中のデータ伝送回路における増幅回路30を増幅回路30aに置き換えたものである。図17の増幅回路30aの前段には第1の実施例の場合と同様のドライバー回路とデータ線対とが接続され、且つ該増幅回路30aの後段には第1の実施例の場合と同様のラッチ回路が接続されてデータ伝送回路の全体が構成される。第2の実施例の場合と同様に、ドライバー回路とデータ線対との間にイコライズ回路を介在させてもよい。
【0118】図17の増幅回路30aの構成は、第1の実施例(図6参照)の増幅回路30と同じ構成を有する増幅部36に、電源制御部37を付加したものである。
【0119】電源制御部37は、差動出力端子34,35からの出力に基づいて増幅部36への電源供給を制御するための回路部分であって、互いに直列接続された第1及び第2のPMOSトランジスタQp37,Qp38を備えている。Qp37及びQp38は、増幅部36の後半部分への電源供給を制御するためのQp36とVINTとの間に介在しており、Qp37のゲートは一対の差動出力端子34,35のうちの一方の端子35に、Qp38のゲートは他方の端子34に各々接続されている。
【0120】電源制御部37を構成するQp37及びQp38のオン/オフは、増幅部36によって増幅された一対の差動出力端子34,35における振幅VINTの差動信号に基づいて制御される。増幅回路30aの出力及び後段のラッチ回路の出力が確定した後に増幅回路30aの動作を停止させるように制御端子33にハイレベルのCONT2が入力される際には、差動出力端子34,35のうちのいずれか一方がVINTとほぼ同じ電位になるため、Qp37及びQp38のうちのいずれかが必ずオフすることとなる。したがって、Qp36を流れる貫通電流を完全に遮断することができ、増幅部36の動作が確実に停止する。なお、増幅部36の動作中は、差動出力端子34,35の電位のイコライズによりQp37及びQp38の双方がオンする。
【0121】本実施例の増幅回路30aは、Qp36のオフが遅れるような場合でも、差動出力端子34,35における出力がある程度確定すれば自動的に動作を停止するので、消費電流の低減に有効である。
【0122】なお、本実施例において増幅部36の前半部分への電源供給を制御するためのQp35とVINTとの間にQp37及びQp38と同様のフィードバック用のPMOSトランジスタを介在させていないのは、増幅部36が差動入力端子31,32における電位変化に追従できなくなるおそれがあるからである。これは、差動入力端子31,32に一時的に誤信号(誤データ)が入力される場合があることを考慮したものである。また、増幅部36の前半部分の負荷は小さいため、Qp35を流れる貫通電流はごくわずかである。ただし、入力データが変動しないということが保証される場合には、Qp35とVINTとの間にもフィードバック用のPMOSトランジスタを介在させる方が望ましい。
【0123】以上、データ伝送回路を備えたLSIの一例としてDRAMについて説明した。ただし、本発明はデータ伝送回路を備えた任意のLSIに適用可能である。また、複数のチップ間のデータ伝送にも適用可能である。
【0124】
【発明の効果】以上説明したように、請求項1〜11の発明に係る、半導体集積回路のためのデータ伝送回路によると、入力差動信号よりも小さい電圧振幅を有する差動信号によってデータ伝送を実現できるため、信号線対の配線長が大きい場合にもこの信号線対の寄生抵抗及び寄生容量の影響を抑制でき充放電電流及び信号遅延が低減されるので、高速且つ低消費電力の半導体集積回路を実現できる。さらに、充放電電流の低減によってピーク電流も低減できるため信号配線の信頼性やノイズ耐性も良くなる。また、増幅回路の後段にラッチ回路が設けられているため、増幅回路の出力負荷が小さくなりそのサイズを小さくすることが可能であるので貫通電流を小さく抑えることができる。
【0125】また、請求項8の発明に係るデータ伝送回路によると、ドライバー回路の接地線を他の回路の接地線とは独立に設けることによって、他の回路の動作による接地レベルの変動の影響を受けることなくドライバー回路の安定した動作を確保することができる。
【0126】また、請求項9の発明に係るデータ伝送回路によると、増幅回路の出力をラッチした後に該増幅回路の動作を停止させることにより、半導体集積回路の消費電力をさらに低減することができる。
【0127】また、請求項10、11の発明に係るデータ伝送回路によると、イコライズ回路をさらに設けることによって、信号線対の電位差が所定値に達するまでの時間が短縮される結果、データ伝送がさらに高速化される。
【0128】請求項12〜18の発明に係るデータ線駆動回路によると、NMOS構成を採用することによって各NMOSトランジスタのしきい値電圧の下限を0.3V〜0.6Vに制限しても信号線対を駆動する大きな能力が得られるので、オフリーク電流の増加なしに1.5Vよりも小さい電圧振幅で高速データ伝送を実現できる。そのうえに、従来のCMOS構成では2つ必要であった電源を1つだけにすることができるため半導体集積回路の消費電力をさらに低減することができる。また、NMOSトランジスタだけで構成できるため製造が簡単である。また、電源側のNMOSトランジスタのしきい値電圧を接地側のNMOSトランジスタのしきい値電圧より低く設定することによって、オフリーク電流の増加なしに電源側のNMOSトランジスタの駆動能力をさらに高めることができる。
【0129】請求項19、20の発明に係る増幅回路によると、電圧振幅の小さい入力差動信号ではなく増幅部によって増幅された出力差動信号に基づいてこの増幅部への電源供給が制御される。これにより、増幅部の動作を確実に停止させることができ、半導体集積回路の消費電力をさらに低減することができる。
【0130】請求項21〜26の発明に係る半導体集積回路によると、主電源配線系と副電源配線系との間に介在した電源系結合回路が第1の回路ブロックから第2の回路ブロックへのノイズ伝播を抑制するため、第2の回路ブロックが小電圧振幅の差動信号を取り扱うドライバー回路を有する場合でも、その誤動作を防止できる。
【0131】請求項27〜32の発明に係る半導体記憶装置によると、データ処理速度の高速化が可能で簡素なデータ処理システムを構築することができ、且つ、半導体チップにおける最適なレイアウトを実現することができる。
【0132】請求項33、34の発明に係る半導体記憶装置によると、データ処理速度の高速化が可能で簡素なデータ処理システムを構築することができ、且つ、効率的な待機時電源電流の検査を実行することができる。
【0133】以上のように、本発明によると、配線が長い場合にも高速なデータ伝送を低消費電力で実現することができる。




 

 


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