発明の名称 半導体集積回路のレイアウト設計装置 発行国 日本国特許庁（ＪＰ） 公報種別 公開特許公報（Ａ） 公開番号 特開平７−１６０７４０ 公開日 平成７年（１９９５）６月２３日 出願番号 特願平５−３０５１０２ 出願日 平成５年（１９９３）１２月６日 代理人 【弁理士】 【氏名又は名称】小鍜治 明 （外２名） 発明者 内海 則夫 / 山口 聖司 要約 目的 半導体集積回路のレイアウト設計装置において発生するスリットなどのデザインルールエラーを設計段階に検出し自動修正する半導体集積回路のレイアウト設計装置を提供する。 構成 第１の半導体集積回路のレイアウトデータ１０２を配置する毎に、前記第１のレイアウトデータ１０２と同一レイヤでかつ前記第１のレイアウトデータと電気的接続が存在する第２の半導体集積回路のレイアウトデータ１００,１０１との間に発生しているスリットを検出する手段１０８と、前記第１と第２のレイアウトデータのレイヤー１００〜１０２と同一レイヤーを用いて前記スリットを埋める手段１１２と、前記スリットと前記第１の半導体集積回路のレイアウトデータとの間に電気的接続を発生する手段１０９,１１１,１１３とを備えた半導体集積回路のレイアウト設計装置である。 特許請求の範囲 【請求項１】半導体集積回路のデザインルール情報と電気的な接続情報とを設計情報として半導体集積回路のレイアウトデータに備える手段を具備し、前記デザインルール情報と前記電気的な接続情報とを用いることにより、前記レイアウトデータに対してデザインルールチェックと電気的ルールチェックを実行可能な半導体集積回路のレイアウト設計装置において、第１の半導体集積回路のレイアウトデータを配置する毎に、前記第１のレイアウトデータと同一レイヤでかつ前記第１のレイアウトデータと電気的接続が存在する第２の半導体集積回路のレイアウトデータとの間に発生しているスリットを検出する手段と、前記第１と第２のレイアウトデータのレイヤーと同一レイヤーを用いて前記スリットを埋める手段と、前記スリットと前記第１の半導体集積回路のレイアウトデータとの間に電気的接続を発生する手段とを備えた半導体集積回路のレイアウト設計装置。 【請求項２】電気的接続が存在するレイアウトデータが少なくとも１つ以上存在しているレイアウトデータ群に対し前記レイアウトデータ群と同一レイヤからなり、かつ前記レイアウトデータ群と電気的接続が存在するような第１のレイアウトデータを配置した場合に、前記レイアウト群と前記第１のレイアウトデータを、前記レイアウトデータ群と同一レイヤで取り囲む第２のレイアウトデータを発生する手段と、前記第２のレイアウトデータと前記第１のレイアウトデータとの間に電気的接続を発生する手段とを備えた半導体集積回路のレイアウト設計装置。 発明の詳細な説明 【０００１】 【産業上の利用分野】本発明は、デザインルール情報と電気的な接続情報とを半導体集積回路のレイアウト設計情報としてレイアウトデータに備える手段を具備し、前記デザインルール情報と前記電気的な接続情報とを用いることにより、レイアウトデータに対してデザインルールチェックと電気的ルールチェックを実行可能な半導体集積回路のレイアウト設計装置に関する。 【０００２】 【従来の技術】従来半導体集積回路のレイアウト設計装置は、デザインルール情報と電気的接続情報とをレイアウト設計情報としてレイアウトデータに備える手段を具備し、前記デザインルール情報と前記電気的な接続情報とを用いることにより、レイアウトデータに対してデザインルールチェックと電気的ルールチェックが実行でき、デザインルールチェックや電気的ルールチェックのエラーの検出が可能であった。 【０００３】以下図面を参照しながら、上記した従来の半導体集積回路のレイアウト設計装置の一例について説明する。 【０００４】図４、図５、図６、図７、図８は従来の半導体集積回路のレイアウト設計装置の一例を示すものである。２００、２０１、２０２、２１０はレイアウトデータであり、２０３、２０４、２０５はそれぞれレイアウト２００、２０１、２０２、に隣接する同一レイヤのレイアウトの電気的接続情報を伝える手段である。２０６は、レイアウトデータの電気的接続情報を伝える手段２０３、２０４との間に存在するノードであり、隣接するレイアウトデータ２００、２０１との間に電気的接続があることを示している。２０７は、レイアウトデータの電気的接続情報を伝える手段２０４、２０５との間に存在するノードであり、隣接するレイアウトデータ２０１、２０２との間に電気的接続があることを示している。２０８は、図５のレイアウトデータ２００、２０１、２０２の論理和を取ったものを表している。２０９、２１１はデザインルールのエラーが発生している箇所を示している。 【０００５】以上のように構成された半導体集積回路のレイアウト設計装置について、以下デザインエラーであるスリットが発生する過程について説明する。 【０００６】最初に、従来の半導体集積回路のレイアウト設計装置上に、図４に示すようなレイアウトデータが存在していたとする。次にレイアウトデータ２００、２０１と同一レイヤで構成されたレイアウトデータ２０２を図５に示すようにレイアウトデータ２００、２０１に隣接するように配置したとする。隣接するレイアウトデータ間で電気的接続が存在することを示すために、レイアウトデータの電気的接続情報を伝える手段２０４とレイアウトデータの電気的接続情報を伝える手段２０５との間にノード２０７が存在している。図６に示すように、レイアウトデータ２０２を配置したために、スリット２０９が発生する。これは、デザインルールエラーである。 【０００７】従来例では上記のようなスリット２０９のようなデザインエラーを含むレイアウトデータに対しては、（手法１）レイアウト設計装置のデザインルールチェックを実行する際にエラーとして検出し、デザインエラーが発生する度にその都度スリットを人手で修正する、（手法２）レイアウト設計装置のデザインルールチェックを実行する際にエラーとして検出せず、レイアウト設計がすべて終了した後にスリットをプログラム処理で埋める、のいずれかの手法で対応している。 【０００８】図７に、従来例におけるデザインルールエラーの修正結果を示す。（手法１）,（手法２）のいずれにおいても、スリット２０９を埋めるために、レイアウトデータ２００、２０１、２０２と同一レイヤのレイアウトデータ２１０を発生させている。レイアウトデータ２１０は、どこに対しても電気的接続のないデータである。そのため、修正などの関係でレイアウトデータ２０３、２０５を消去した場合、レイアウトデータ２１０はそのままレイアウトデータとして残ることになる。 【０００９】 【発明が解決しようとする課題】しかしながら上記のような構成のレイアウト設計装置では、以下のような問題を有している。（手法１）の場合、スリットを人手で修正すると、修正したことによるエラーが入り込みやすくなり、また修正の手間も多く、効率が悪い。 【００１０】（手法２）の場合、スリットをプログラムで埋めると、デザインルールエラーの箇所が未修正のままで残るために、従来例のようなレイアウト設計装置以外のレイアウト検証装置などでデザインルールチェックを実行した場合には、疑似デザインルールエラーが大量に発生する。そのため疑似デザインルールエラーの箇所と本当のデザインルールエラーの箇所とが区別がつかない。 【００１１】（手法１）、（手法２）のいずれの場合、修正などの関係でレイアウトデータ２００、２０２を消去した場合を図８に示す。この場合レイアウトデータ２１１は、そのまま残るために一緒に消去するのを忘れるとデザインルールエラー２１１が発生する。 【００１２】従って本発明は上記問題点に鑑み、半導体集積回路のレイアウト設計装置において発生するスリットなどのデザインルールエラーを設計段階に検出し自動修正する半導体集積回路のレイアウト設計装置を提供するものである。 【００１３】 【課題を解決するための手段】上記問題点を解決するために本発明の半導体集積回路のレイアウト設計装置は、第１の半導体集積回路のレイアウトデータを配置する毎に、前記第１のレイアウトデータと同一レイヤでかつ前記第１のレイアウトデータと電気的接続が存在する第２の半導体集積回路のレイアウトデータとの間に発生しているスリットを検出する手段と、前記第１と第２のレイアウトデータのレイヤーと同一レイヤーを用いて前記スリットを埋める手段と、前記スリットと前記第１の半導体集積回路のレイアウトデータとの間に電気的接続を発生する手段を備えたものである。 【００１４】 【作用】本発明は上記した構成によって、レイアウトデータを配置する毎に、電気的接続が存在し、かつ同一レイヤのレイアウトデータとの間にスリットを検出する手段と、同一レイヤでスリットを埋める手段とを設けることにより、スリットを人手で修正する手間をなくすことができる。またレイアウトを配置するたび毎にスリットが埋まるので、疑似デザインルールエラーが発生することはない。そして、発生したスリットは配置したレイアウトと電気的接続を設けることにより、修正の際などに消去し忘れデザインルールエラーを発生することがないようにすることができる。 【００１５】 【実施例】以下本発明の一実施例の半導体集積回路のレイアウト設計装置について、図面を参照しながら説明する。 【００１６】（実施例１）図１は本発明の第１の実施例における半導体集積回路のレイアウト設計装置を用いてレイアウトを行なった一例の図である。 【００１７】図１において、１００、１０１、１０２、１１２はレイアウトデータである。１０３、１０４、１０５、１０９、１１１は半導体集積回路のレイアウトにおいて隣接する同一レイヤのレイアウトの電気的接続情報を伝える手段である。１０６はレイアウトデータの電気的接続情報を伝える手段１０３、１０４との間に存在するノードであり、隣接するレイアウトデータ１００、１０１との間に電気的接続が存在することを示している。１０７はレイアウトデータの電気的接続情報を伝える手段１０４、１０５との間に存在するノードであり、隣接するレイアウトデータ１０１、１０２との間に電気的接続が存在することを示している。 【００１８】１０８は、レイアウト１０２に対するスリット検出するための手段であり、レイアウト１０２をスリットでデザインエラーであることを検出する幅分だけ広げたレイアウトである。１１０はレイアウトデータの電気的接続情報を伝える手段１０５、１０９との間に存在するノードであり、隣接するレイアウトデータ１０２、１０８との間に電気的接続が存在することを示している。１１３はレイアウトデータの電気的接続情報を伝える手段１０９、１１１との間に存在するノードであり、隣接するレイアウトデータ１１２、１０８との間に電気的接続が存在することを示している。 【００１９】以上のように構成された半導体集積回路のレイアウト設計装置を用いて、最初図１に示すレイアウトデータ１００、１０１が存在していたとする。次にレイアウトデータ１００、１０１と同一レイヤで構成されたレイアウトデータ１０２を配置したとする。 【００２０】レイアウトを行なった一例について、以下図１を用いてその動作を説明する。まず、レイアウトデータ１０２が配置されると、レイアウト設計装置がレイアウト１０２に対するスリットを検出する手段１０８を用いて、同じ電気的接続を持つレイアウトデータが存在するかどうか、また存在した場合は、レイアウト１０２に対するスリットを検出する手段１０８とオーバラップが存在するかどうかを調べる。図１の場合、レイアウト１０２に対するスリットを検出する手段１０８とレイアウト１００、１０１とがオーバラップしているので、レイアウト１０２に対してスリットが存在しているのが分かる。 【００２１】スリット埋める手段の一例として、レイアウト１０２に対するスリットを検出する手段１０８において、もともとの幅より小さくなった箇所に電気的接続情報を伝える手段１１１を備える図形１１２を発生させる。最後に、レイアウトデータ１１１、１０８との間に電気的接続があることを示すノード１１３を発生させる。 【００２２】以上のように本実施例によれば、レイアウトデータを配置する毎に、電気的接続が存在し、かつ同一レイヤのレイアウトデータとの間にスリットを検出する手段と、同一レイヤでスリットを埋める手段とを設けることにより、スリットを人手で修正する手間をなくすことができる。またレイアウトを配置するたび毎にスリットが埋まるので、疑似デザインルールエラーが発生することはない。そして、発生したスリットは配置したレイアウトと電気的接続を設けることにより、修正の際などに消去し忘れデザインルールエラーを発生することがないようにすることができる。 【００２３】（実施例２）以下本発明の第２の実施例について図面を参照しながら説明する。 【００２４】図２、図３は本発明の第２の実施例を示す半導体集積回路のレイアウト設計装置を用いてレイアウトを行なった一例の図である。 【００２５】図２、図３において、１１４、１１５、１１６、１１７、１２７はレイアウトデータである。１１８、１１９、１２０、１２１、１２８は半導体集積回路のレイアウトにおいて隣接する同一レイヤのレイアウトの電気的接続情報を伝える手段である。１２２はレイアウトデータの電気的接続情報を伝える手段１１８、１１９との間に存在するノードであり、隣接するレイアウトデータ１１４、１１５との間に電気的接続が存在することを示している。 【００２６】１２３はレイアウトデータの電気的接続情報を伝える手段１１９、１２０との間に存在するノードであり、隣接するレイアウトデータ１１５、１１６との間に電気的接続が存在することを示している。１２４はレイアウトデータの電気的接続情報を伝える手段１２０、１２１との間に存在するノードであり、隣接するレイアウトデータ１１６、１１７との間に電気的接続が存在することを示している。１２９はレイアウトデータの電気的接続情報を伝える手段１２１、１２８との間に存在するノードであり、隣接するレイアウトデータ１１７、１２７との間に電気的接続が存在することを示している。 【００２７】最初半導体集積回路のレイアウト設計装置上に、図２に示すレイアウトデータ１１４、１１５、１１６からなるレイアウト群が存在していたとする。次にレイアウトデータ１１４、１１５、１１６と同一レイヤで構成されたレイアウトデータ１１７とレイアウトデータ１１４、１１５、１１６からなるレイアウトデータ群とに電気的接続が存在するように配置したとする。 【００２８】配置を行なった一例について、以下図２、図３を用いてその動作を説明する。レイアウトデータ１１６、１１７が電気的接続されているのでレイアウトデータの電気的接続情報を伝える手段１２０とレイアウトデータの電気的接続情報を伝える手段１２１との間にノード１２４が存在している。図２に示すように、このままでは、スリット１２５、１２６が発生しているため、デザインルールエラーである。 【００２９】次に半導体集積回路のレイアウト設計装置は、電気的接続が存在するレイアウトデータ群１１４、１１５、１１６と新たに配置されたレイアウトデータ１１７との論理和をとったレイアウトデータのｘ座標、ｙ座標それぞれ、最小の組合せ（Ｘmin、Ｙmin）と最大の組合せ（Ｘmax、Ymax）を求め、前記の２点を最小の組合せ、最大の組合せとするレイアウトデータ１２７を発生する。レイアウトデータ１２７は、レイアウトデータ群１１４、１１５、１１６と同一レイヤである。レイアウトデータ１２７には電気的接続情報を伝える手段１２８が存在している。最後に、レイアウトデータ１１７、１２７との間に電気的接続があることを示すノード１２９を発生させる。 【００３０】以上のように本実施例によれば、レイアウトデータ群に対して、新たに電気的接続が存在し同一レイヤのレイアウトからなるレイアウトデータを配した場合に、レイアウト群と新たに配置したレイアウトデータとを取り囲むようなレイアウトデータを同一レイヤを発生し、その後にレイアウト群と電気的接続を発生させることで、スリットにより生じるデザインルールエラーを除去することが可能である。 【００３１】図１と異なるのは、図２のレイアウトデータを本発明第１の実施例に基づいて処理するとスリットを埋めるためのレイアウトデータ１２５、１２６と２つのレイアウトデータが発生するが、それがレイアウトデータ１２７だけですむという点である。 【００３２】以上のように、新たに配置したレイアウトデータと従来のレイアウトデータ群を取り囲むようなレイアウトデータを発生させる手段と発生させたレイアウトデータと従来のレイアウトデータ群とに電気的接続を設けることにより、スリットを埋めるレイアウトデータの数を削減することができ、レイアウトデータのデータの量を少なくすることが できる。 【００３３】なお、本発明では、電気的接続情報を伝える手段がレイアウトデータの中心に明示的に存在するように描かれているが、これは説明を簡単にするためであり、レイアウトの電気的接続情報を伝えることが可能な手段であるならば、絵情報でも、文字情報でもよい。また本発明では、電気的に接続されている例として隣接する同一レイヤのレイアウトデータを例としたが、これも説明を簡単にするためであり、ビアなどの異なるレイヤを経由して電気的に接続された同一レイヤの場合でもよい。 【００３４】 【発明の効果】以上のように請求項１の発明を用いることにより、レイアウトデータを配置する毎に、電気的接続が存在し、かつ同一レイヤのレイアウトデータとの間にスリットを検出する手段と、同一レイヤでスリットを埋める手段とを設けることにより、スリットを人手で修正する手間をなくすことができた。またレイアウトを配置するたび毎にスリットが埋まるので、疑似デザインルールエラーが発生することはなくすことが可能となった。発生したスリットは配置したレイアウトと電気的接続を設けることにより、修正の際などに消去し忘れデザインルールエラーを発生することがないようにすることが可能となった。 【００３５】また、請求項２の発明を用いることにより、スリットを埋めるレイアウトデータの数を削減することができ、レイアウトデータのデータの量を少なくすることが可能となった。