米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 計算機;電気通信 -> 松下電器産業株式会社

発明の名称 半導体集積回路のレイアウト設計装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−160740
公開日 平成7年(1995)6月23日
出願番号 特願平5−305102
出願日 平成5年(1993)12月6日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 内海 則夫 / 山口 聖司
要約 目的
半導体集積回路のレイアウト設計装置において発生するスリットなどのデザインルールエラーを設計段階に検出し自動修正する半導体集積回路のレイアウト設計装置を提供する。

構成
第1の半導体集積回路のレイアウトデータ102を配置する毎に、前記第1のレイアウトデータ102と同一レイヤでかつ前記第1のレイアウトデータと電気的接続が存在する第2の半導体集積回路のレイアウトデータ100,101との間に発生しているスリットを検出する手段108と、前記第1と第2のレイアウトデータのレイヤー100〜102と同一レイヤーを用いて前記スリットを埋める手段112と、前記スリットと前記第1の半導体集積回路のレイアウトデータとの間に電気的接続を発生する手段109,111,113とを備えた半導体集積回路のレイアウト設計装置である。
特許請求の範囲
【請求項1】半導体集積回路のデザインルール情報と電気的な接続情報とを設計情報として半導体集積回路のレイアウトデータに備える手段を具備し、前記デザインルール情報と前記電気的な接続情報とを用いることにより、前記レイアウトデータに対してデザインルールチェックと電気的ルールチェックを実行可能な半導体集積回路のレイアウト設計装置において、第1の半導体集積回路のレイアウトデータを配置する毎に、前記第1のレイアウトデータと同一レイヤでかつ前記第1のレイアウトデータと電気的接続が存在する第2の半導体集積回路のレイアウトデータとの間に発生しているスリットを検出する手段と、前記第1と第2のレイアウトデータのレイヤーと同一レイヤーを用いて前記スリットを埋める手段と、前記スリットと前記第1の半導体集積回路のレイアウトデータとの間に電気的接続を発生する手段とを備えた半導体集積回路のレイアウト設計装置。
【請求項2】電気的接続が存在するレイアウトデータが少なくとも1つ以上存在しているレイアウトデータ群に対し前記レイアウトデータ群と同一レイヤからなり、かつ前記レイアウトデータ群と電気的接続が存在するような第1のレイアウトデータを配置した場合に、前記レイアウト群と前記第1のレイアウトデータを、前記レイアウトデータ群と同一レイヤで取り囲む第2のレイアウトデータを発生する手段と、前記第2のレイアウトデータと前記第1のレイアウトデータとの間に電気的接続を発生する手段とを備えた半導体集積回路のレイアウト設計装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、デザインルール情報と電気的な接続情報とを半導体集積回路のレイアウト設計情報としてレイアウトデータに備える手段を具備し、前記デザインルール情報と前記電気的な接続情報とを用いることにより、レイアウトデータに対してデザインルールチェックと電気的ルールチェックを実行可能な半導体集積回路のレイアウト設計装置に関する。
【0002】
【従来の技術】従来半導体集積回路のレイアウト設計装置は、デザインルール情報と電気的接続情報とをレイアウト設計情報としてレイアウトデータに備える手段を具備し、前記デザインルール情報と前記電気的な接続情報とを用いることにより、レイアウトデータに対してデザインルールチェックと電気的ルールチェックが実行でき、デザインルールチェックや電気的ルールチェックのエラーの検出が可能であった。
【0003】以下図面を参照しながら、上記した従来の半導体集積回路のレイアウト設計装置の一例について説明する。
【0004】図4、図5、図6、図7、図8は従来の半導体集積回路のレイアウト設計装置の一例を示すものである。200、201、202、210はレイアウトデータであり、203、204、205はそれぞれレイアウト200、201、202、に隣接する同一レイヤのレイアウトの電気的接続情報を伝える手段である。206は、レイアウトデータの電気的接続情報を伝える手段203、204との間に存在するノードであり、隣接するレイアウトデータ200、201との間に電気的接続があることを示している。207は、レイアウトデータの電気的接続情報を伝える手段204、205との間に存在するノードであり、隣接するレイアウトデータ201、202との間に電気的接続があることを示している。208は、図5のレイアウトデータ200、201、202の論理和を取ったものを表している。209、211はデザインルールのエラーが発生している箇所を示している。
【0005】以上のように構成された半導体集積回路のレイアウト設計装置について、以下デザインエラーであるスリットが発生する過程について説明する。
【0006】最初に、従来の半導体集積回路のレイアウト設計装置上に、図4に示すようなレイアウトデータが存在していたとする。次にレイアウトデータ200、201と同一レイヤで構成されたレイアウトデータ202を図5に示すようにレイアウトデータ200、201に隣接するように配置したとする。隣接するレイアウトデータ間で電気的接続が存在することを示すために、レイアウトデータの電気的接続情報を伝える手段204とレイアウトデータの電気的接続情報を伝える手段205との間にノード207が存在している。図6に示すように、レイアウトデータ202を配置したために、スリット209が発生する。これは、デザインルールエラーである。
【0007】従来例では上記のようなスリット209のようなデザインエラーを含むレイアウトデータに対しては、(手法1)レイアウト設計装置のデザインルールチェックを実行する際にエラーとして検出し、デザインエラーが発生する度にその都度スリットを人手で修正する、(手法2)レイアウト設計装置のデザインルールチェックを実行する際にエラーとして検出せず、レイアウト設計がすべて終了した後にスリットをプログラム処理で埋める、のいずれかの手法で対応している。
【0008】図7に、従来例におけるデザインルールエラーの修正結果を示す。(手法1),(手法2)のいずれにおいても、スリット209を埋めるために、レイアウトデータ200、201、202と同一レイヤのレイアウトデータ210を発生させている。レイアウトデータ210は、どこに対しても電気的接続のないデータである。そのため、修正などの関係でレイアウトデータ203、205を消去した場合、レイアウトデータ210はそのままレイアウトデータとして残ることになる。
【0009】
【発明が解決しようとする課題】しかしながら上記のような構成のレイアウト設計装置では、以下のような問題を有している。(手法1)の場合、スリットを人手で修正すると、修正したことによるエラーが入り込みやすくなり、また修正の手間も多く、効率が悪い。
【0010】(手法2)の場合、スリットをプログラムで埋めると、デザインルールエラーの箇所が未修正のままで残るために、従来例のようなレイアウト設計装置以外のレイアウト検証装置などでデザインルールチェックを実行した場合には、疑似デザインルールエラーが大量に発生する。そのため疑似デザインルールエラーの箇所と本当のデザインルールエラーの箇所とが区別がつかない。
【0011】(手法1)、(手法2)のいずれの場合、修正などの関係でレイアウトデータ200、202を消去した場合を図8に示す。この場合レイアウトデータ211は、そのまま残るために一緒に消去するのを忘れるとデザインルールエラー211が発生する。
【0012】従って本発明は上記問題点に鑑み、半導体集積回路のレイアウト設計装置において発生するスリットなどのデザインルールエラーを設計段階に検出し自動修正する半導体集積回路のレイアウト設計装置を提供するものである。
【0013】
【課題を解決するための手段】上記問題点を解決するために本発明の半導体集積回路のレイアウト設計装置は、第1の半導体集積回路のレイアウトデータを配置する毎に、前記第1のレイアウトデータと同一レイヤでかつ前記第1のレイアウトデータと電気的接続が存在する第2の半導体集積回路のレイアウトデータとの間に発生しているスリットを検出する手段と、前記第1と第2のレイアウトデータのレイヤーと同一レイヤーを用いて前記スリットを埋める手段と、前記スリットと前記第1の半導体集積回路のレイアウトデータとの間に電気的接続を発生する手段を備えたものである。
【0014】
【作用】本発明は上記した構成によって、レイアウトデータを配置する毎に、電気的接続が存在し、かつ同一レイヤのレイアウトデータとの間にスリットを検出する手段と、同一レイヤでスリットを埋める手段とを設けることにより、スリットを人手で修正する手間をなくすことができる。またレイアウトを配置するたび毎にスリットが埋まるので、疑似デザインルールエラーが発生することはない。そして、発生したスリットは配置したレイアウトと電気的接続を設けることにより、修正の際などに消去し忘れデザインルールエラーを発生することがないようにすることができる。
【0015】
【実施例】以下本発明の一実施例の半導体集積回路のレイアウト設計装置について、図面を参照しながら説明する。
【0016】(実施例1)図1は本発明の第1の実施例における半導体集積回路のレイアウト設計装置を用いてレイアウトを行なった一例の図である。
【0017】図1において、100、101、102、112はレイアウトデータである。103、104、105、109、111は半導体集積回路のレイアウトにおいて隣接する同一レイヤのレイアウトの電気的接続情報を伝える手段である。106はレイアウトデータの電気的接続情報を伝える手段103、104との間に存在するノードであり、隣接するレイアウトデータ100、101との間に電気的接続が存在することを示している。107はレイアウトデータの電気的接続情報を伝える手段104、105との間に存在するノードであり、隣接するレイアウトデータ101、102との間に電気的接続が存在することを示している。
【0018】108は、レイアウト102に対するスリット検出するための手段であり、レイアウト102をスリットでデザインエラーであることを検出する幅分だけ広げたレイアウトである。110はレイアウトデータの電気的接続情報を伝える手段105、109との間に存在するノードであり、隣接するレイアウトデータ102、108との間に電気的接続が存在することを示している。113はレイアウトデータの電気的接続情報を伝える手段109、111との間に存在するノードであり、隣接するレイアウトデータ112、108との間に電気的接続が存在することを示している。
【0019】以上のように構成された半導体集積回路のレイアウト設計装置を用いて、最初図1に示すレイアウトデータ100、101が存在していたとする。次にレイアウトデータ100、101と同一レイヤで構成されたレイアウトデータ102を配置したとする。
【0020】レイアウトを行なった一例について、以下図1を用いてその動作を説明する。まず、レイアウトデータ102が配置されると、レイアウト設計装置がレイアウト102に対するスリットを検出する手段108を用いて、同じ電気的接続を持つレイアウトデータが存在するかどうか、また存在した場合は、レイアウト102に対するスリットを検出する手段108とオーバラップが存在するかどうかを調べる。図1の場合、レイアウト102に対するスリットを検出する手段108とレイアウト100、101とがオーバラップしているので、レイアウト102に対してスリットが存在しているのが分かる。
【0021】スリット埋める手段の一例として、レイアウト102に対するスリットを検出する手段108において、もともとの幅より小さくなった箇所に電気的接続情報を伝える手段111を備える図形112を発生させる。最後に、レイアウトデータ111、108との間に電気的接続があることを示すノード113を発生させる。
【0022】以上のように本実施例によれば、レイアウトデータを配置する毎に、電気的接続が存在し、かつ同一レイヤのレイアウトデータとの間にスリットを検出する手段と、同一レイヤでスリットを埋める手段とを設けることにより、スリットを人手で修正する手間をなくすことができる。またレイアウトを配置するたび毎にスリットが埋まるので、疑似デザインルールエラーが発生することはない。そして、発生したスリットは配置したレイアウトと電気的接続を設けることにより、修正の際などに消去し忘れデザインルールエラーを発生することがないようにすることができる。
【0023】(実施例2)以下本発明の第2の実施例について図面を参照しながら説明する。
【0024】図2、図3は本発明の第2の実施例を示す半導体集積回路のレイアウト設計装置を用いてレイアウトを行なった一例の図である。
【0025】図2、図3において、114、115、116、117、127はレイアウトデータである。118、119、120、121、128は半導体集積回路のレイアウトにおいて隣接する同一レイヤのレイアウトの電気的接続情報を伝える手段である。122はレイアウトデータの電気的接続情報を伝える手段118、119との間に存在するノードであり、隣接するレイアウトデータ114、115との間に電気的接続が存在することを示している。
【0026】123はレイアウトデータの電気的接続情報を伝える手段119、120との間に存在するノードであり、隣接するレイアウトデータ115、116との間に電気的接続が存在することを示している。124はレイアウトデータの電気的接続情報を伝える手段120、121との間に存在するノードであり、隣接するレイアウトデータ116、117との間に電気的接続が存在することを示している。129はレイアウトデータの電気的接続情報を伝える手段121、128との間に存在するノードであり、隣接するレイアウトデータ117、127との間に電気的接続が存在することを示している。
【0027】最初半導体集積回路のレイアウト設計装置上に、図2に示すレイアウトデータ114、115、116からなるレイアウト群が存在していたとする。次にレイアウトデータ114、115、116と同一レイヤで構成されたレイアウトデータ117とレイアウトデータ114、115、116からなるレイアウトデータ群とに電気的接続が存在するように配置したとする。
【0028】配置を行なった一例について、以下図2、図3を用いてその動作を説明する。レイアウトデータ116、117が電気的接続されているのでレイアウトデータの電気的接続情報を伝える手段120とレイアウトデータの電気的接続情報を伝える手段121との間にノード124が存在している。図2に示すように、このままでは、スリット125、126が発生しているため、デザインルールエラーである。
【0029】次に半導体集積回路のレイアウト設計装置は、電気的接続が存在するレイアウトデータ群114、115、116と新たに配置されたレイアウトデータ117との論理和をとったレイアウトデータのx座標、y座標それぞれ、最小の組合せ(Xmin、Ymin)と最大の組合せ(Xmax、Ymax)を求め、前記の2点を最小の組合せ、最大の組合せとするレイアウトデータ127を発生する。レイアウトデータ127は、レイアウトデータ群114、115、116と同一レイヤである。レイアウトデータ127には電気的接続情報を伝える手段128が存在している。最後に、レイアウトデータ117、127との間に電気的接続があることを示すノード129を発生させる。
【0030】以上のように本実施例によれば、レイアウトデータ群に対して、新たに電気的接続が存在し同一レイヤのレイアウトからなるレイアウトデータを配した場合に、レイアウト群と新たに配置したレイアウトデータとを取り囲むようなレイアウトデータを同一レイヤを発生し、その後にレイアウト群と電気的接続を発生させることで、スリットにより生じるデザインルールエラーを除去することが可能である。
【0031】図1と異なるのは、図2のレイアウトデータを本発明第1の実施例に基づいて処理するとスリットを埋めるためのレイアウトデータ125、126と2つのレイアウトデータが発生するが、それがレイアウトデータ127だけですむという点である。
【0032】以上のように、新たに配置したレイアウトデータと従来のレイアウトデータ群を取り囲むようなレイアウトデータを発生させる手段と発生させたレイアウトデータと従来のレイアウトデータ群とに電気的接続を設けることにより、スリットを埋めるレイアウトデータの数を削減することができ、レイアウトデータのデータの量を少なくすることが できる。
【0033】なお、本発明では、電気的接続情報を伝える手段がレイアウトデータの中心に明示的に存在するように描かれているが、これは説明を簡単にするためであり、レイアウトの電気的接続情報を伝えることが可能な手段であるならば、絵情報でも、文字情報でもよい。また本発明では、電気的に接続されている例として隣接する同一レイヤのレイアウトデータを例としたが、これも説明を簡単にするためであり、ビアなどの異なるレイヤを経由して電気的に接続された同一レイヤの場合でもよい。
【0034】
【発明の効果】以上のように請求項1の発明を用いることにより、レイアウトデータを配置する毎に、電気的接続が存在し、かつ同一レイヤのレイアウトデータとの間にスリットを検出する手段と、同一レイヤでスリットを埋める手段とを設けることにより、スリットを人手で修正する手間をなくすことができた。またレイアウトを配置するたび毎にスリットが埋まるので、疑似デザインルールエラーが発生することはなくすことが可能となった。発生したスリットは配置したレイアウトと電気的接続を設けることにより、修正の際などに消去し忘れデザインルールエラーを発生することがないようにすることが可能となった。
【0035】また、請求項2の発明を用いることにより、スリットを埋めるレイアウトデータの数を削減することができ、レイアウトデータのデータの量を少なくすることが可能となった。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013