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データ転送装置 - 松下電器産業株式会社
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発明の名称 データ転送装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−160625
公開日 平成7年(1995)6月23日
出願番号 特願平5−309107
出願日 平成5年(1993)12月9日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 卯之澤 進 / 太田 和子
要約 目的
DMAコントローラを用いたメモリからメモリへのデータ転送において転送元と転送先のメモリアドレスを同時に発生させることで、高速なデータ転送を可能にする。

構成
DMAリクエスト信号7がDMAコントローラ1に入力されると、DMAコントローラ1よりHLDRQ信号8をバッファ制御部6に出力し、バッファ制御部6はDMAコントローラ1にHLDAK信号9を出力する。そして、DMAコントローラ1が出力したアドレスをアドレス変換部5によって変換し、メモリ3及びメモリ4のアドレスを同時に発生させ、出力する。
特許請求の範囲
【請求項1】 メモリからメモリへデータの転送を制御するDMAコントローラと、前記DMAコントローラが出力したアドレスを変換し、データの転送元と転送先のアドレスを同時に発生させ前記2つのメモリに出力するアドレス変換部とを備えたデータ転送装置。
【請求項2】 CPUとDMAコントローラの間に設けられ、DMAコントローラがCPUにバス権を要求した際、CPU−DMAコントローラ間のバスを分割し、DMAコントローラとCPUが独立して動作を行うバッファ制御機能を備えた請求項1記載のデータ転送装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明はDMAコントローラを用いて高速にかつ合理的にメモリからメモリへデータを転送するデータ転送装置に関する。
【0002】
【従来の技術】図3は従来のDMAコントローラを用いたメモリからメモリへのデータ転送の構成を示している。
【0003】図3において、10はメモリからメモリへのデータ転送を制御するDMAコントローラ、11はCPU、12及び13はメモリである。また、14はDMAコントローラ10に入力されるDMAリクエスト信号、15はDMAコントローラからCPU11に与えられるバス権要求信号である。
【0004】次に上記従来例の動作について説明する。図3において、従来のデータ転送では何も制御することなくDMAリクエスト信号14が入力されると、まずデータの転送元のアドレスを出力し、次に転送先のアドレスを出力してメモリからメモリへのデータ転送を行っていた。データ転送中はCPU11のバス権はDMAコントローラ10にあり、その間CPU11は動作できない。
【0005】このように上記従来のDMAコントローラを用いたメモリーメモリデータ転送では、DMAコントローラ10を仲介することにより、図4のようなタイミングで1つのデータを転送することができる。
【0006】今、転送元メモリをメモリ12、転送先メモリをメモリ13とすると、ステートS11のクロックでメモリ12のアドレスを出力し、ステートS13のクロックでMRDをアクティブにしてメモリ12からデータを入力する。次にステートS21のクロックでメモリ13のアドレスを出力し、ステートS22、S23のクロックでMWTをアクティブにしてメモリ13にデータを出力する。
【0007】
【発明が解決しようとする課題】しかしながら、上記従来のDMAコントローラを用いたメモリからメモリへのデータ転送では1つのデータを図4でのように8クロック(1データサイクル)より高速に転送することはできないという問題と、DMAコントローラがデータを転送中の場合はDMAコントローラにバス権があり、CPUが他の処理を行うことができないという問題があった。
【0008】本発明はこのような従来の問題点を解決するものであり、その第1の目的はDMAコントローラを用いたメモリからメモリへのデータ転送をより高速に行える優れたデータ転送用回路を提供することである。また、第2の目的は、DMAコントローラがデータを転送している間、CPUが他の処理を行うことができる優れたデータ転送装置を提供することである。
【0009】
【課題を解決するための手段】本発明は上記第1の目的を達成するために、データ転送装置に、メモリからメモリへデータの転送を制御するDMAコントローラと、前記DMAコントローラが出力したアドレスを変換し、データの転送元と転送先のアドレスを同時に発生させ前記2つのメモリに出力するアドレス変換部とを設けたものである。
【0010】また、第2の目的を達成するために、データ転送装置に、CPUとDMAコントローラの間に設けられ、DMAコントローラがCPUにバス権を要求した際、CPU−DMAコントローラ間のバスを分割し、DMAコントローラとCPUが独立して動作を行うバッファ制御機能を設けたものである。
【0011】
【作用】本発明は、上記第1手段より、メモリからメモリへのデータ転送において転送元と転送先のメモリアドレスを同時に発生させて出力し、転送先あるいは転送元のアドレスを発生させる時間を省略することで、高速なデータ転送を行う。
【0012】また、上記第2手段より、CPUとDMAコントローラ間のデータ及びアドレスのバスを分割することによって、DMAコントローラとCPUが独立して動作する。
【0013】
【実施例】図1は本発明の第1、第2の実施例の構成を示すブロック図である。図1において、1はDMAコントローラ、2はCPU、3及び4はメモリである。5はDMAコントローラ1から出力したアドレスを変換するアドレス変換部である。6はDMAコントローラ1とCPU2との間のバスを分割するバッファ制御部である。
【0014】図1で明らかなように、メモリ3及び4はDMAコントローラ1を仲介することなくデータバスで直結されている。DMAリクエスト信号7は、DMAコントローラ1に対してDMAサービスを要求する。HLDRQ信号8はCPU2に対してバス権を要求する信号であり、これに対して9のHLDAK信号はCPU2がHLDRQ信号8を受け付けたことを示す信号である。なお、表1に信号説明を示す。
【0015】
【表1】

【0016】次に、本発明の第1実施例の動作について図1を参照して説明する。第1実施例において、DMAリクエスト信号7がDMAコントローラ1に入力されると、DMAコントローラ1よりHLDRQ信号8をバッファ制御部6に出力し、バッファ制御部6はDMAコントローラ1にHLDAK信号9を出力する。そして、DMAコントローラ1が出力したアドレスをアドレス変換部5によって変換し、メモリ3及びメモリ4のアドレスを同時に発生させ、出力する。
【0017】次に、本発明の第2実施例の動作について説明する。第2実施例において、DMAコントローラ1がHLDRQ信号8をバッファ制御部6に出力し、バッファ制御部6はDMAコントローラとCPU間のアドレスとデータのバスを分割する。そして、HLDRQ信号9をDMAコントローラ1に出力する。この結果、転送先あるいは転送元のどちらかのアドレスを発生させる時間を省略することで、高速なデータ転送を行うことができる。
【0018】このように、上記第1の実施例によれば、アドレス変換部5がアドレスを変換してメモリ3及びメモリ4へ出力すると、メモリ3とメモリ4のどちらかをI/Oと見せかけることができ、図4のメモリーメモリ間の転送を図2のメモリーI/O間転送とすることができる。
【0019】すなわち、DMAコントローラ1がステートS1でメモリ3及び4にアドレスを出力すると、アドレス変換部5はメモリ3及びメモリ4にそれぞれ変換したアドレスを出力する。さらにDMAコントローラ1はメモリ3のMRD(図1ではIORD)をアクティブにし、同時に(あるいは多少の遅延時間をもたせて)メモリ4のMWTをアクティブにする。その結果、メモリ3及び4を直結するデータバスにはメモリ3から読み出されたデータが出力され、そのデータがメモリ4に書き込まれる。
【0020】また上記第2の実施例によれば、DMAコントローラ1から出力したHLDRQ信号8によってCPU2とDMAコントローラ1との間のデータ及びアドレスのバスを分割する。このことより、CPU2とDMAコントローラ1が独立して動作を行えるという利点を有する。
【0021】
【発明の効果】本発明は上記実施例より明らかなように、以下に示すような効果を有する。
【0022】1.メモリからメモリへのデータ転送において転送元と転送先のメモリアドレスを同時に発生させて出力し、転送先あるいは転送元のアドレスを発生させる時間を省略することで、高速なデータ転送を行うことができる。
【0023】2.CPUとDMAコントローラ間のデータ及びアドレスのバスを分割することによって、DMAコントローラとCPUが独立して動作を行うことができる。




 

 


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