米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 計算機;電気通信 -> 松下電器産業株式会社

発明の名称 情報処理装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−160574
公開日 平成7年(1995)6月23日
出願番号 特願平5−312102
出願日 平成5年(1993)12月13日
代理人 【弁理士】
【氏名又は名称】中島 司朗
発明者 渡部 隆弘
要約 目的
アプリケーションの稼働に必要最低限のメモリに対してのみ電力供給を行ない、他のメモリに対しては効率良く電力供給を停止しシステム全体の消費電力消費を抑える情報処理装置を提供することを目的とする。

構成
バッファ510およびバッファ520を用いてバスを階層化し、カウンタ620を用いてメモリ200内の1つのページへの連続アクセス回数をカウントし、メモリ200内の個々のページへのアクセス頻度を求めておく。メモリ300内のページがアクセスされた場合に、メモリ200内の最もアクセス頻度の少ないページと入れ替える。これにより、アクセス頻度の多いページをメモリ200に配置し、電源を効率良く停止できる。また、バス101の配線長が最短となるように配置をすることでCPU100がメモリ200をアクセスする際のドライブする負荷を抑えることができ必要な電力を低減できる。
特許請求の範囲
【請求項1】 外部記憶装置に記憶されたプログラムを含むデータを所定のデータ単位に分割して複数の記憶手段に動的に配置する情報処理装置であって、CPUとともに第1のバスに接続され、複数のデータ単位を記憶する第1の記憶手段と、第2のバスに接続され、第1の記憶手段とは異なる複数のデータ単位を記憶する第2の記憶手段と、第1のバスと第2のバスとの間で信号をドライブするか電気的に切断するかを切り替える第1のバッファと、外部記憶装置が接続された第3のバスと第2のバスとの間で信号をドライブするか電気的に切断するかを切り替える第2のバッファと、CPUが第1の記憶手段、第2の記憶手段、外部記憶装置の何れにアクセスするかに応じて第1のバッファおよび第2のバッファを接断を制御するバス制御部と、CPUから最も頻繁にアクセスされるデータ単位を第1の記憶手段に動的に配置するメモリ管理手段とを備え、前記第1の記憶手段は、CPUとの間を接続する第1のバスの配線長が他のバスに比較して短くなる位置に実装されていることを特徴とする情報処理装置。
【請求項2】 前記バス制御部は、CPUから出力されるアドレスをデコードしてアクセス先が、第1の記憶手段、第2の記憶手段、外部記憶装置の何れであるかを判別し、アクセス先が第1の記憶手段であれば第1及び第2のバッファを切断させ、アクセス先が第2の記憶手段であれば第1のバッファのみ電気的に接続させ、アクセス先が第3の記憶手段であれば第1及び第2のバッファを電気的に接続させることを特徴とする請求項1記載の情報処理装置。
【請求項3】 前記メモリ管理手段は、CPUが第1の記憶手段以外にアクセスしたとき、当該アクセスされたデータを含むデータ単位と、第1の記憶手段のデータ単位とを入れ替えることを特徴とする請求項2記載の情報処理装置。
【請求項4】 前記所定の単位は仮想記憶方式におけるページング単位であるページであり、第1の記憶手段は、複数のページを記憶する領域を有するメモリと、メモリの各ページに対応して、ページ番号およびページへのアクセス回数を記憶するアクセス制御部と、アクセスされたページ番号を次のアクセス終了時まで保持する旧ページレジスタと、アクセスされる毎に、当該アクセス先のページ番号と、旧ページレジスタの内容とを比較して一致しているか否かを判定する比較回路と、比較回路が一致したと判定したとき、1つカウントして当該アクセスされたページへのアクセス回数を数えるカウンタと、を備え、メモリ管理手段は、第1の記憶手段において比較回路が一致しないと判定したとき、カウンタを読み取ってクリアするとともにアクセス制御部の対応するアクセス回数に読み取ったカウント値を加算し、第1の記憶手段以外のページがアクセスされたとき、当該ページとアクセス制御部が示すアクセス回数が最も少ない第1の記憶手段内のページとを入れ替えることを特徴とする請求項3記載の情報処理装置。
【請求項5】 前記所定の単位は仮想記憶方式におけるページング単位であるページであり、第1の記憶手段は、複数のページを記憶する領域を有するメモリと、メモリの各ページに対応して、ページ番号およびページへのアクセス回数を記憶するアクセス制御部と、アクセスされたページ番号を次のアクセス終了時まで保持する旧ページレジスタと、アクセスされる毎に、当該アクセス先のページ番号と、旧ページレジスタの内容とを比較して一致しているか否かを判定する比較回路と、比較回路が一致したと判定したとき、1つカウントして当該アクセスされたページへのアクセス回数を数えるカウンタと、比較回路が一致しないと判定したとき第1の割り込み要求信号を発生し、第1の記憶手段以外のページがアクセスされたとき第2の割り込み要求信号を発生する割り込み要求手段とを備え、CPUは、第1の割込み要求信号を受けたとき、カウンタを読み取ってクリアするとともにアクセス制御部の対応するアクセス回数に読み取ったカウント値を加算する処理を実行し、第2の割り込み要求を受けたとき、当該ページとアクセス制御部が示すアクセス回数が最も少ない第1の記憶手段内のページとを入れ替える処理をメモリ管理手段に実行させることを特徴とする請求項3記載の情報処理装置。
【請求項6】 前記メモリ管理手段は、CPUから指定する仮想アドレスと、第1の記憶手段および第2の記憶手段に対する物理アドレスとの対応関係を保持するページテーブルと、仮想アドレスを物理アドレスに変換するとともに、第1の記憶手段、第2の記憶手段、および外部記憶装置との間でページを入れ替える機能を有するページ管理部とを有することを特徴とする請求項4又は5記載の情報処理装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は情報処理装置の低消費電力化技術に関し、特にメモリ装置およびメモリアクセス時にバスをドライブするために必要な電力の省電力化に関する。
【0002】
【従来の技術】近年、情報処理装置はその小型化に伴い可搬性が重要な要素となってきており、バッテリによる電力供給により可搬性を実現している。バッテリを使用した場合の情報処理装置の動作時間を延ばすために情報処理装置自体の消費電力を可能なかぎり抑える必要がある。
【0003】従来の情報処理装置では、特開平4ー230508号公報に示されているように、メモリの消費電力を抑えるために、記憶容量の小さなメモリを複数個実装し、実行するアプリケーションを稼働するのに必要なメモリサイズに基づきこのアプリケーションの実行環境がロードされているメモリに対してのみ選択的に電源を供給し、アプリケーションの実行には関係のないメモリに対する電源の供給を抑えることで消費電力の増大を抑えていた。
【0004】
【発明が解決しようとする課題】しかしながら上記従来技術によれば、以下の2点により消費電力が増大するという問題点を有していた。第1に実装メモリの総容量を増やす場合には小容量のメモリを多く使用することになるので、部品数の増大に伴い消費電力が増加する。第2に1つのバス上に全ての小容量メモリを接続することからバスの配線長が長くなるので、メモリアクセス時におけるバスの負荷が増大して消費電力が増加する。特に、CMOSプロセスによるLSIを用いた場合には、負荷容量の増大は消費電力の増大に直結する。
【0005】また、仮想記憶によるメモリ管理を行なうOSの環境下で実行されるアプリケーションの場合、そのアプリケーションの起動時には連続して確保されていたメモリ上のエリアも、ページングの発生(ページ入れ替え)により時間の経過と共に複数のメモリ上に分散することになるので、電力供給が必要なメモリが結果的には多くなってしまい、省電力化を図ることが困難であるという問題点を有していた。
【0006】本発明は上記問題点に鑑み、複数のメモリを使用する場合にバスの負荷を軽減すると共に、ページング方式による仮想記憶によるメモリ管理を行なうOSの環境下でアプリケーション実行する場合にも、メモリ全体の消費電力を抑える情報処理装置を提供することを目的とする。
【0007】
【課題を解決するための手段】上記問題点を解決するために本発明は、外部記憶装置に記憶されたプログラムを含むデータを所定のデータ単位に分割して複数の記憶手段に動的に配置する情報処理装置であって、CPUとともに第1のバスに接続され、複数のデータ単位を記憶する第1の記憶手段と、第2のバスに接続され、第1の記憶手段とは異なる複数のデータ単位を記憶する第2の記憶手段と、第1のバスと第2のバスとの間で信号をドライブするか電気的に切断するかを切り替える第1のバッファと、外部記憶装置が接続された第3のバスと第2のバスとの間で信号をドライブするか電気的に切断するかを切り替える第2のバッファと、CPUが第1の記憶手段、第2の記憶手段、外部記憶装置の何れにアクセスするかに応じて第1のバッファおよび第2のバッファを接断を制御するバス制御部と、CPUから最も頻繁にアクセスされるデータ単位を第1の記憶手段に動的に配置するメモリ管理手段とを備え、前記第1の記憶手段は、CPUとの間を接続する第1のバスの配線長が他のバスに比較して短くなる位置に実装されている。
【0008】前記バス制御部は、CPUから出力されるアドレスをデコードしてアクセス先が、第1の記憶手段、第2の記憶手段、外部記憶装置の何れであるかを判別し、アクセス先が第1の記憶手段であれば第1及び第2のバッファを切断させ、アクセス先が第2の記憶手段であれば第1のバッファのみ電気的に接続させ、アクセス先が第3の記憶手段であれば第1及び第2のバッファを電気的に接続させるように構成されていてもよい。
【0009】前記メモリ管理手段は、CPUが第1の記憶手段以外にアクセスしたとき、当該アクセスされたデータを含むデータ単位と、第1の記憶手段のデータ単位とを入れ替えるように構成されていてもよい。また、前記所定の単位は仮想記憶方式におけるページング単位であるページであり、第1の記憶手段は、複数のページを記憶する領域を有するメモリと、メモリの各ページに対応して、ページ番号およびページへのアクセス回数を記憶するアクセス制御部と、アクセスされたページ番号を次のアクセス終了時まで保持する旧ページレジスタと、アクセスされる毎に、当該アクセス先のページ番号と、旧ページレジスタの内容とを比較して一致しているか否かを判定する比較回路と、比較回路が一致したと判定したとき、1つカウントして当該アクセスされたページへのアクセス回数を数えるカウンタと、を備え、メモリ管理手段は、第1の記憶手段において比較回路が一致しないと判定したときカウンタを読み取ってクリアするとともにアクセス制御部の対応するアクセス回数に読み取ったカウント値を加算し、第1の記憶手段以外のページがアクセスされたとき当該ページとアクセス制御部が示すアクセス回数が最も少ない第1の記憶手段のページとを入れ替えるように構成されていてもよい。
【0010】また、前記所定の単位は仮想記憶方式におけるページング単位であるページであり、第1の記憶手段は、複数のページを記憶する領域を有するメモリと、メモリの各ページに対応して、ページ番号およびページへのアクセス回数を記憶するアクセス制御部と、アクセスされたページ番号を次のアクセス終了時まで保持する旧ページレジスタと、アクセスされる毎に、当該アクセス先のページ番号と、旧ページレジスタの内容とを比較して一致しているか否かを判定する比較回路と、比較回路が一致したと判定したとき、1つカウントして当該アクセスされたページへのアクセス回数を数えるカウンタと、比較回路が一致しないと判定したとき第1の割り込み要求信号を発生し、第1の記憶手段以外のページがアクセスされたとき第2の割り込み要求信号を発生する割り込み要求手段とを備え、CPUは、第1の割込み要求信号を受けたとき、カウンタを読み取ってクリアするとともにアクセス制御部の対応するアクセス回数に読み取ったカウント値を加算する処理を実行し、第2の割り込み要求を受けたとき、当該ページと第1の記憶手段のアクセス回数が最も少ないページとを入れ替える処理をメモリ管理手段に実行させるように構成されていてもよい。
【0011】また、前記メモリ管理手段は、CPUから指定する仮想アドレスと、第1の記憶手段および第2の記憶手段に対する物理アドレスとの対応関係を保持するページテーブルと、仮想アドレスを物理アドレスに変換するとともに、第1の記憶手段、第2の記憶手段、および外部記憶装置との間でページを入れ替える機能を有するページ管理部とを有していてもよい。
【0012】
【作用】上記の手段により本発明の情報処理装置では、バス制御部はCPUが第1の記憶手段、第2の記憶手段、外部記憶装置の何れにアクセスするかに応じて第1のバッファおよび第2のバッファを接断を制御する。メモリ管理手段は、CPUから最も頻繁にアクセスされるデータ単位を第1の記憶手段に動的に配置する。これにより、各記憶手段をアクセスするために必要なバスのみを選択的にドライブすることができ必要最低限の電力でメモリへのアクセスが可能となる。
【0013】上記バス制御部は、CPUから出力されるアドレスをデコードしてアクセス先が、第1の記憶手段、第2の記憶手段、外部記憶装置の何れであるかを判別し、アクセス先が第1の記憶手段であれば第1及び第2のバッファを切断させ、アクセス先が第2の記憶手段であれば第1のバッファのみ電気的に接続させ、アクセス先が第3の記憶手段であれば第1及び第2のバッファを電気的に接続させる。これによりアクセスに必要なバスのみがドライブされることになる。
【0014】また、前記所定の単位は仮想記憶方式におけるページング単位であるページであり、メモリ管理手段は、第1の記憶手段において比較回路が一致しないと判定したとき、カウンタを読み取ってクリアするとともにアクセス制御部の対応するアクセス回数に読み取ったカウント値を加算し、第1の記憶手段以外のページがアクセスされたとき、当該ページとアクセス制御部が示すアクセス回数が最も少ない第1の記憶手段内のページとを入れ替える。これにより、第1の記憶手段には、アクセス頻度の高いページが格納されるようになり、仮想記憶方式の場合でも省電力化を図ることができる。
【0015】
【実施例】図1は本発明の実施例における情報処理装置の構成を示す。図1において、100は中央演算処理装置(以下CPUと記す)で、ページング方式による仮想記憶を実現するため、ページテーブル(図示しない)とメモリ管理ユニット(以下MMUと記す、図示しない)とを内蔵している。ページテーブルは、CPU100のアプリケーションがメモリアクセス時に指定する仮想アドレスと、メモリシステム200、又は300に対する物理アドレスとの対応関係を保持する。MMUは、メモリアクセスに際してページテーブルを参照して、仮想アドレスを物理アドレスに変換してバス101に出力する。このとき、仮想アドレスに対応する物理アドレスがページテーブルに存在しなければ、外部記憶装置400と、メモリ200又は300との間でページの入れ替えを行う。CPU100においては、このMMUを用いてメモリシステム200および300と外部記憶装置との間で、ページの入れ替えを行なうためのテーブルを管理し仮想記憶を実現するオペレーティングシステムが動作しているものとする。。
【0016】101、102、103は、それぞれメモリシステム200、メモリシステム300、外部記憶装置400を接続するバスであり、データバスとアドレスバスとを含む。200はメモリシステムで、RAM210とメモリ制御回路220と参照頻度テーブル(図示しない)とを備えて構成されている。
【0017】RAM210は、仮想記憶におけるページ単位にプログラムやデータを記憶する複数の領域を有する。メモリ制御回路220は、メモリシステム200においてRAM210へのアクセス制御を行う。アクセスに際してページ番号を外部に出力する。参照頻度テーブルは、RAM210の各ページ毎に参照回数を記憶する。この参照頻度テーブルは、CPU100によって更新され一定時間毎にその内容がクリアされる。参照回数は、メモリシステム200のページの入れ替えに際して、どのページを入れ替えるべきかを決定するのに用いる。この決定は、CPU100により参照回数が最も少ないページが入れ替えるべきページとされる。
【0018】300はメモリシステムで、RAM310とメモリ制御回路320とを備えて構成されている。400は外部記憶装置で、仮想記憶方式を実現するためのプログラムやデータを格納しする二次記憶装置である。500はバス制御回路で、メモリアクセスに際してCPU100からバス101を介して出力されるアドレスをデコードし、メモリ200、メモリ300、外部記憶装置400の何れに対するアクセスであるかを判別する。バス制御回路500は、判別結果が外部記憶装置400に対するアクセスである場合には、バッファ510、520に電源を投入する。このときバス102および103がドライブされることになる。判別結果がメモリ300に対するアクセスである場合には、バッファ520の電源を遮断したままバッファ510の電源を投入する。このときバス102はドライブされ、バス103はドライブされないことになる。判別結果がメモリ200に対するアクセスである場合には、バッファ510および520の電源を遮断したままにする。このときバス102および103はドライブされないことになる。
【0019】510はバッファで、バス101とバス102とを接続し、電源が投入されているときには一方から他方に信号をドライブし、電源が遮断されているときには双方のバスに対して電気的に接続しない(ハイインピーダンス状態になる)。このバッファ510は、バス制御回路500により動的に電源が制御される。520はバッファで、バス102とバス103とを接続し、バッファ510と同等の機能を有し、バス制御回路500により動的に電源が制御される。
【0020】600は旧ページ番号レジスタで、CPU100がメモリシステム200にアクセスしたページ番号を記憶し、当該アクセス毎にその終了時に内容を更新する。つまり、前回アクセスしたページ番号を旧ページ番号として記憶する。610は比較器で、メモリ200がアクセすされる際に、旧ページ番号レジスタ600の内容と、現在アクセスされているページ番号とを比較し一致するかどうかを判断する。
【0021】620はカウンタで、比較器610が一致すると判断した場合に1つインクリメントする。その結果、メモリ200における当該ページの参照回数を保持する。700は割り込み制御回路で、比較器610が一致しないと判断したとき、CPU100にページの入れ替えを要求する割り込み信号701を発生する。
【0022】上記の構成は、実装上は特にバス101の配線長が最短となるようにCPU100とメモリ200とバッファ510が配置されている。以上のように構成された情報処理装置について、その動作を次の3つに場合わ分けして説明する。(1)CPU100がメモリ200をアクセスする場合、(2)メモリ300をアクセスする場合、(3)外部記憶装置400をアクセスする場合(1)CPU100がメモリ200をアクセスする場合は、以下の手順で行なう。 CPU100よりアクセスするアドレスがバス101へ出力される。バス制御回路500はこのアドレスをデコードし、メモリ200のアクセスに必要のないバス102および103のドライブをしないように、バッファ510および520の電源を遮断する。従って、バス101のみがドライブされる。そのためメモリ300、外部記憶装置400が切り離されるため、上記(1)と同様に消費電力を抑えることができる。
【0023】メモリ制御回路220は、アドレスを入力しCPU100により指定された処理(データの読みだし、または書き込み)を行なうためにRAM210を制御する。このRAM210へのアクセスと並行して、比較器610は旧ページ番号レジスタ600よりCPU100が前回アクセスしたメモリ100上のページ番号を読み出し、今回アクセスされるページ番号との比較を行なう。
【0024】この比較の結果、前回のアクセスと同一のページに対してアクセスが行なわれたと判断した場合は、信号601を通じてカウンタ620に保持されているページへの参照回数をインクリメントする。比較器610により、前回のアクセスと異なるページに対してアクセスが行なわれたと判断した場合は、信号601を通じて割り込み制御回路700に対して割り込み要求を行なう。この割り込み要求は、メモリシステム200内の参照頻度テーブルを更新するために出力される。カウンタ620および旧ページ番号レジスタ600は、信号601の状態を見て、CPU100よりカウンタ620の値が読みだされるまでその値の変更を停止する。これは、割り込みハンドラ等本システムを管理するために必要となるプログラムの実行によりカウンタ620の内容が破壊されるのを防止するためである。割り込み制御回路700は割り込み要求信号線701によりCPU100に対して割り込み要求を行なう。
【0025】CPU100はこの割り込み要求を受け付けると、旧ページ番号レジスタ600およびカウンタ620の内容を読みだし、メモリシステム200内の参照頻度テーブルの対応するページの参照回数に対して加算する。これにより、メモリ200内の当該ページに対応する参照頻度テーブルが更新される。カウンタ620はこの読み出し動作が行われた後、それまで保持していたカウント値がクリアされる。なお、CPU100がカウンタ620をアクセスする場合のバス制御回路500の動作はCPU100がメモリ200をアクセスする場合と同じである。
【0026】(2)CPU100がメモリ300をアクセスする場合は以下の手順で行なう。まず、CPU100よりアクセスするアドレスがバス101へ出力される。バス制御回路500はこのアドレスをデコードし、メモリ300のアクセスに必要なバス102をドライブするためにバッファ510の電源を投入する。電源投入後バッファ520の動作が安定した後、バス102上にCPU100の出力したアドレス等メモリ300をアクセスするために必要な情報を出力する。同時に、メモリ300のアクセスに必要のないバス103のドライブをしないように、バッファ520の電源を遮断する。また、メモリ300へのアクセスが連続して行われる場合は、バッファ520は連続して電源は供給されており、動作の安定を待つ必要はない。
【0027】メモリ制御回路320は、アドレスを入力しCPU100により指定された処理を行なう為にRAM310を制御する。なお、メモリ300の電源が遮断されていた場合は、メモリ300への電源投入後、動作の安定を待って処理を開始する。さらに、メモリ200でないページがアクセスされたことをCPU100に通知するために信号301により割り込み制御回路700に対して割り込み要求を行なう。この割り込み要求は、メモリシステム300の当該アクセスされたページと、メモリシステム200のページとを交換を要求するためである。
【0028】CPU100はこの割り込み要求を受け付けると、メモリ200上のページ毎のアクセス頻度を参照し最もアクセス頻度(回数)の少ないページをメモリ300に転送し、メモリ200内のそのページ位置に割り込みの原因となったメモリ300上のページの内容を転送し、その後メモリ300上のページを開放する。さらに、メモリ200およびメモリ300上の各ページを管理するための、CPU100内のページテーブルの物理アドレスと仮想アドレスとの対応を更新する。したがって、より消費電力を抑えるためには、メモリ200とメモリ300間でのページの交換を短時間で終了させるために、ページのサイズを小さくした方が効果的である。
【0029】また、メモリ300へのアクセスの完了後、規定時間が経過した後にバス制御回路500は、バッファ510の電源、メモリ制御回路320はメモリ300の電源をそれぞれ遮断し、メモリ300を内容を保持するのに最低必要な電力のみが供給された状態にする。
(3) CPU100が外部記憶装置400をアクセスする場合は以下の手順で行なう。CPU100よりアクセスするアドレスがバス101へ出力される。バス制御回路500はこのアドレスをデコードし、外部記憶装置400のアクセスに必要なバス102および103をドライブするためにバッファ510および520の電源を投入する。電源投入後バッファ510および520は、動作が安定した後、バス102およびバス103上にCPU100の出力した外部記憶装置400をアクセスするために必要な情報を出力する。外部記憶装置400へのアクセスの完了後、規定時間が経過した後にバス制御回路500は、バッファ510および520の電源をそれぞれ遮断する。
【0030】上記の各動作おいて、CPU100がメモリ200およびメモリ300の個々をアクセスする場合に必要な消費電力がP1およびP2であり、そのぞれのメモリへのアクセス頻度がR1およびR2であるとすると、見かけ上CPU1がメモリをアクセスするために必要な電力は、次式で表される。
Power = P1*R1 + P2*R2(ただし、R1+R2=1)
したがって、メモリアクセス時の見かけ上の消費電力を削減するためには、メモリ200へのアクセス時の消費電力を削減することと、メモリ200へのアクセス頻度を高め、P2を削減ることが有効である。
【0031】なお、本実施例では、カウンタ620、比較器610、および旧ページ番号レジスタ600とCPU100は独立したものとなっているが、同一のLSI内に中央処理装置の1機能として組み込んでも良い。また、本実施例では2つのメモリ200、300を用いたが、メモリの数は、2つに限らず、3つ以上のメモリを用いてよい。その場合、メモリを1つ増やす毎にバスバッファの数を1つ増やしてやれば良い。そして、メモリ制御回路は、アクセスされるメモリに接続されたバスまで信号をドライブするように各バスバッファを制御する。
【0032】以上のように本実施例によれば、メモリ200とメモリ300をバッファ510により接続されたバス101およびバス102上に設けることにより、バス101に接続される構成要素の数を削減できると共に、メモリ200とバッファ102とをCPU100の近くに配置でき、バス101の配線長を最短にすることで、CPU100がメモリ200をアクセスする場合の負荷が軽減され電力を抑えることができる。
【0033】また、カウンタ620に1つのページに対して連続して行なわれたアクセス回数を記録し、メモリ200上の各ページ毎の参照頻度を求め、メモリ300へのアクセスが行われた場合に割り込みを発生させることで、メモリ200上の最もアクセスされていないページと、メモリ300上の最も最近にアクセスされたページとの入れ替えが可能となり、常にメモリ200上に最も最近にアクセスされたページのみを配置でき、メモリ200に対するアクセス頻度を高めることが可能となり、メモリ300およびバッファ510に供給する電源を効率良く遮断でき、消費電力を抑えることができる。
【0034】
【発明の効果】以上説明してきたように、本発明の情報処理装置によれば、バスと共に分割された複数のメモリのうち、中央処理装置に最も近い位置のメモリへアクセスする頻度が高くなるので、他のメモリの電源の供給を効率よく停止することができ、バスの負荷容量を最小限に抑えて、情報処理装置の省電力化を図ることができるという効果がある。
【0035】また、仮想記憶によるメモリ管理を行なうOSの環境下で実行されるアプリケーションの場合でも、アクセス頻度の高いページを中央処理装置に最も近い位置のメモリの配置することによって、電力供給が必要なメモリを少なくすることができ、省電力化を図ることができるという効果がある。さらに、中央処理装置に最も頻繁にアクセスされるメモリとを接続するバスを実装上最短となるように配置することで、頻繁にアクセスされるメモリへのアクス時の電力消費を低減できる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013