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発明の名称 位相同期回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−121995
公開日 平成7年(1995)5月12日
出願番号 特願平5−262135
出願日 平成5年(1993)10月20日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 堀 雅智 / 江島 直樹
要約 目的
データと抽出クロックの位相同期におけるビットスリップ(クロックの過多,消失)を防止する。

構成
入力信号のエッジで初期化されかつ所定の周期で巡回するクロックを発生するクロック生成部2と、入力信号のエッジの位相が所定の範囲にあることを検出しクロック生成部2の初期化動作を禁止するウインドウ部4とで構成される。ノイズエッジを除去する構成としたため、ビットスリップによる誤り伝搬がなく、常に安定した正確な再生データを得ることができる。
特許請求の範囲
【請求項1】 入力信号のエッジで初期化されかつ所定の周期で巡回するクロックを発生するクロック生成部と、前記入力信号のエッジの位相が所定の範囲にあることを検出し前記クロック生成部の初期化動作を禁止するウインドウ部とを備えた位相同期回路。
【請求項2】 ウインドウ部に代えて、入力信号のエッジとクロックの位相差を計算しその結果に基づく所定値を初期値としてクロック生成部に出力する位相差計算部を備えた請求項1記載の位相同期回路。
【請求項3】 所定値は入力信号のエッジの位相とクロックの位相の差の半分の値とする請求項2記載の位相同期回路。
【請求項4】 クロック生成部の初期化動作が所定時間内に所定回数以下であることを検出しウインドウ部の動作を解除するリミッタ部を備えた請求項1記載の位相同期回路。
【請求項5】 ウインドウ部の所定の範囲をエッジに対しπ±α(α≦π/2)とした請求項1記載の位相同期回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、固定ヘッド方式による再生ないしは記録再生を行うデジタルオーディオテープレコーダ、特に近年発表されたデジタルコンパクトカセットレコーダ(以下、DCCという)に適用する、データ検出装置の位相同期回路に係わる。
【0002】
【従来の技術】DCCについての公知技術は特開平2−232802号公報及び解説記事として日経エレクトロニクス誌No.535,1991.9.2号,127頁〜141頁に掲載されているので、ここでは本発明に関係する再生系について説明する。DCCの再生系を示す概要のブロック図を図5に示す。
【0003】図5において、ヘッド51は磁気テープに記録された信号を再生する。増幅等化器52は再生信号の符号間干渉を補正し位相同期回路53に出力する。位相同期回路53は増幅等化器52の出力よりクロックを抽出し、そのクロックで再生信号を打ち抜いて復調回路54へ出力する。復調回路54では記録変調の復調処理を行い誤り訂正回路55へ出力する。誤り訂正回路55では誤り訂正符号を用いて誤り訂正を行う。誤り訂正回路55の出力56は、その後図示していない圧縮伸長プロセサ、D/Aコンバータを経由し再生オーディオ信号として出力される。
【0004】このうち、位相同期回路53は、デジタル磁気記録において再生された自己同期信号よりクロックを抽出してデータの”1”,”0”を正確に判断するもので、フェーズロックドループ(以下、PLLという)で構成するのが一般的である。
【0005】しかしながら、DCCはテープとヘッドの相対速度が遅いため、ミクロンオーダのメカニズムの振動が±数十%の非常に大きな伝送レートの変動となる。例えば車載用途を考えた場合、振動による伝送レートの変動は±30%を越える。
【0006】一方、PLLは数%のキャプチャレンジが限界であるため、メカニズムに振動を与えた場合、データ検出が不可能となり、音切れ等の重大な欠陥を招いていた。
【0007】そこで、高速追従可能なフィードフォーワードで位相同期を実現する位相同期回路が提案された。
【0008】図6は従来の位相同期回路の1例を示すブロック図である。図6において、1は入力端子、3は出力端子、21はフリップフロップ、22は6ビット程度のカウンタ、23はコンパレータ、24はマスタクロック発生器、25は周期データ記憶手段、26はORゲートである。
【0009】以上のように構成された従来の位相同期回路について、以下その動作について説明する。図7は従来の位相同期回路の動作を示すタイミングチャートであり、(a)は入力端子1に与えられる入力信号、(b)は位相データ、(c)は出力端子に出力される再生クロックである。
【0010】図7の(a)に示すようなビット列1,0,0,0,0,0,1,1の入力信号が入力端子1に与えられると、カウンタ22は入力信号のエッジのタイミングでカウントを始める。一方、周期データ記憶手段25には周期πに対応する6ビットデータが記憶されており、コンパレータ23はカウンタ22の出力と周期データ記憶手段25の出力とが一致したことを検出してカウンタ22を初期化する。よって、カウンタ22は周期データ記憶手段25の値で巡回する。そして、フリップフロップ21の出力はカウンタ22が一巡する毎に反転するので、図7の(b)に示すような丁度2πの周期の再生クロックが得られる。この再生クロックの立ち上がりエッジで入力信号を打ち抜く。PLLのようなループ遅延がないので、高速追従が可能となる。
【0011】
【発明が解決しようとする課題】しかしながら上記の従来の構成では、図7の時刻tnに示すようなノイズが発生した場合、ノイズエッジでカウンタ22が初期化されるため、図7の(c)の時刻tnの部分に示すように再生クロックが欠落する。よって、この再生クロックで打ち抜かれた入力信号のビット列は1,0,0,0,0,1,1となり、0が一つ消失した誤ったデータが再生される。同様な理由で再生クロックが過多になる場合も有り得る。
【0012】このような再生クロックの欠落、過多を以降ビットスリップと表現する。ビットスリップが発生した場合、ビットのまとまりの規則性が乱れるため以降のデータが全て誤りとなる。DCCの場合、シンボルと呼ぶ10ビットのまとまりの規則が乱れて、次のブロックシンクが再生されるまで最大480ビットの誤りが発生する。すなわち、ドロップアウト等のノイズエッジによる誤りが以降のデータに伝搬し大きな誤りとなり、再生音の音切れ等重大な欠陥を招くという問題点を有していた。
【0013】本発明は上記従来の問題点を解決するもので、ビットスリップによる誤り伝搬がなく、常に良好な再生音が得られる位相同期回路を提供することを目的とする。
【0014】
【課題を解決するための手段】この目的を達成するために本発明の位相同期回路は、入力信号のエッジで初期化されかつ所定の周期で巡回するクロックを発生するクロック生成部と、入力信号のエッジの位相が所定の範囲にあることを検出しクロック生成部の初期化動作を禁止するウインドウ部とを備えている。
【0015】
【作用】本発明は上記した構成により、入力信号のエッジの位相が所定の範囲にある場合、ウインドウ部はノイズエッジであると判定し、クロック生成部の初期化動作を禁止する。よって、ノイズエッジによるビットスリップは発生せず、誤り伝搬のない良好なデータ再生が可能となる。
【0016】
【実施例】以下、本発明の一実施例について、図面を参照しながら説明する。
【0017】図1は本発明の第1の実施例における位相同期回路のブロック図を示すものである。図1において、1は入力端子、2はクロック生成部、3は出力端子、4はウインドウ部である。ウインドウ部4を構成する、44はウインドウ上限値の記憶手段、45はウインドウ下限値の記憶手段、41はウインドウ上限値のコンパレータ、42はウインドウ下限値のコンパレータ、43はNANDゲート、46はANDゲートである。クロック生成部2を構成する、21はフリップフロップ、22は6ビット程度のカウンタ、23はコンパレータ、24はマスタクロック発生器、25は周期データ記憶手段、26はORゲートである。
【0018】以上のように構成された本実施例の位相同期回路について、以下その動作について説明する。図2は本実施例の位相同期回路の動作を示すタイミングチャートであり、(a)は入力端子1に与えられる入力信号、(d)は位相データ、(e)は出力端子に出力される再生クロックである。
【0019】図2の(a)に示すようなビット列1,0,0,0,0,0,1,1の入力信号が入力端子に与えられると、カウンタ22は入力信号のエッジのタイミングでカウントを始める。一方、周期データ記憶手段25には周期πに対応する6ビットデータが記憶されており、コンパレータ23はカウンタ22の出力と周期データ記憶手段25の出力とが一致したことを検出してカウンタ22を初期化する。よって、カウンタ22は周期データ記憶手段25の値で巡回する。そして、フリップフロップ21の出力はカウンタ22が一巡する毎に反転するので、図2の(b)に示すような丁度2πの周期の再生クロックが得られる。この再生クロックの立ち上がりエッジで入力信号を打ち抜く。一方、カウンタ22の出力が上限値記憶手段44の値以下でかつ下限値記憶手段45の値以上にあるとき、入力信号のエッジはクロック生成部2に与えられない。上限値記憶手段44及び下限値記憶手段45に記憶する値を図2の(d)に示すように打ち抜き、位相の前後の値、すなわち、入力信号エッジに対しπ±α(α≦π/2)に設定値に設定することにより、図2の時刻tnに示すノイズエッジによるカウンタ22の初期化は行われない。よって、図2の(e)に示すように再生クロックが欠落は起こらない。この再生クロックで打ち抜かれた入力信号のビット列は1,0,0,0,0,0,1,1となり、正確なデータが再生される。
【0020】以上のように本実施例によれば、ノイズエッジと思われるエッジは無視するので、高速に追従し、かつビットスリップの発生を未然に防止することができる。
【0021】本実施例において、初期化動作が所定時間内に所定回数以下であることを検出し上記ウインドウ部の動作を解除するリミッタを設けることで、ノイズが多い場合でも再同期が可能となる。
【0022】図3は本発明の第2の実施例を示す位相同期回路のブロック図である。同図において、1は入力端子、2はクロック生成部、3は出力端子、5は位相差計算部である。クロック生成部2を構成する、21はフリップフロップ、27は初期値のロードが可能な6ビット程度のカウンタ、23はコンパレータ、24はマスタクロック発生器、25は周期データ記憶手段である。位相差計算部5を構成する51は1/2除算器である。
【0023】以上のように構成された本実施例の位相同期回路について、以下その動作について説明する。図4は本実施例の位相同期回路の動作を示すタイミングチャートであり、(a)は入力端子1に与えられる入力信号、(f)は位相データ、(g)は出力端子に出力される再生クロックである。
【0024】周期データ記憶手段25には周期πに対応する6ビットデータが記憶されており、コンパレータ23はカウンタ22の出力と周期データ記憶手段25の出力とが一致したことを検出してカウンタ22を初期化する。よって、カウンタ22は周期データ記憶手段25の値で巡回する。そして、フリップフロップ21の出力はカウンタ22が一巡する毎に反転するので、図4の(b)に示すような丁度2πの周期の再生クロックが得られる。この再生クロックの立ち上がりエッジで入力信号を打ち抜く。一方、入力端子1に図4の(a)に示すようなビット列1,0,0,0,0,0,1,1の信号が与えられた場合、入力信号のエッジのタイミングでカウンタ27の出力の半分の値が位相差計算部5の1/2除算器51で計算されカウンタ27へ初期値としてロードされる。いいかえれば,入力信号エッジと再生クロック位相の誤差が計算されその半分の値が初期値としてカウンタ27へ与えられる。これにより、ノイズエッジによりカウンタ27は0位相に初期化されないので、図4の(g)に示すように再生クロックが欠落は起こらない。この再生クロックで打ち抜かれた入力信号のビット列は1,0,0,0,0,0,1,1となり、正確なデータが再生される。
【0025】以上のように本実施例によれば、ノイズエッジの誤差は前後のエッジに分散されるので、ビットスリップの発生を未然に防止するだけでなく、ノイズエッジ近傍のデータ誤りを回避することができる。
【0026】なお、以上の実施例において、周期データ記憶手段25の代わりに、再生信号の反転周期を計時して平均周期を求める手段を用いても同様の効果が期待できる。
【0027】
【発明の効果】以上のように本発明は、ノイズエッジを無視する、あるいはノイズエッジの誤差を前後のエッジに分散させる構成としたため、ビットスリップによる誤り伝搬はない。DCCに適用することで、常に安定した高品質の再生音を得られる。




 

 


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