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発明の名称 時間軸補正装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−115620
公開日 平成7年(1995)5月2日
出願番号 特願平5−258140
出願日 平成5年(1993)10月15日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 古賀 文明 / 松本 時和
要約 目的
メモリ書き込み側だけでなく読み出し側でもクロックの位相を変化させ時間軸の補正をする時間軸補正装置(TBC)で、メモリ読み出し直後にD/Aせず補正のタイミングがずれるとき何等かの対処が必要となるのを解消すること。

構成
FiFo(先読み先だし)メモリ705の書き込み側PLL回路702で補正しきれない残留位相誤差をもとに内挿回路707でその速度成分を求め、FiFoメモリ705の直後でIIR(無限インパルス応答)形のAPF(全域通過フィルタ)101により位相補正すればFiFoメモリ読み出しクロックを固定とできるし、そのAPF101はFIR(有限インパルス応答)形の補間フィルタと比較して回路規模を大幅に縮小して具現化できる。
特許請求の範囲
【請求項1】 入力映像信号をPLL(Phase Locked Loop)回路の出力する書き込みクロックによりディジタル信号に変換するアナログ・ディジタル変換器と、前記アナログ・ディジタル変換器の出力を前記PLL回路の出力する書き込みクロックで1水平同期期間遅延させる遅延回路と、前記アナログ・ディジタル変換器の出力と基準クロック発生回路の出力する基準クロックにより入力映像信号に位相同期した書き込みクロックを出力するPLL回路と、所定の周波数の基準クロックを発生する基準クロック発生回路と、前記PLL回路の出力する1水平同期期間毎の位相誤差信号を補間して連続する位相誤差信号とする内挿回路と、前記遅延回路の出力を前記PLL回路の出力する書き込みクロックで書き込み前記基準クロック発生回路の出力する基準クロックで読み出し所定の記憶容量をもつFiFo(先入れ先だし)メモリと、前記FiFoメモリの出力を前記基準クロック発生回路の出力する基準クロックにより前記内挿回路の出力する位相誤差信号に基づき所定の位相だけ移相する全域通過濾波器と、前記全域通過濾波器の出力を前記基準クロック発生回路の出力する基準クロックでアナログ信号に変換するディジタル・アナログ変換器と、を備えた時間軸補正装置。
【請求項2】 全域通過濾波器は、内挿回路の出力する位相誤差信号をデコードする第1のデコーダと、前記位相誤差信号をデコードする第2のデコーダと、入力映像信号と第1のD形フリップフロップの出力を減算する第1の減算器と、前記第1の減算器の出力と第1の係数切り換え回路の出力を減算する第2の減算器と、前記第2の減算器の出力を入力クロックでラッチする第2のD形フリップフロップと、前記第2のD形フリップフロップの出力を所定の係数倍して前記第1のデコーダの出力で切り換える第1の係数切り換え回路と、前記第2のD形フリップフロップの出力を所定の係数倍して前記第2のデコーダの出力で切り換える第2の係数切り換え回路と、前記第1の係数切り換え回路の出力を入力クロックでラッチする第3のD形フリップフロップと、前記第2の係数切り換え回路の出力と第3のD形フリップフロップの出力を加算する第1の加算器と、前記第2の係数切り換え回路の出力を入力クロックでラッチする前記第1のD形フリップフロップと、前記第2のD形フリップフロップの出力を入力クロックでラッチする第4のD形フリップフロップと、前記第4のD形フリップフロップの出力を入力クロックでラッチする第5のD形フリップフロップと、前記第1の加算器の出力と前記第5のD形フリップフロップの出力を加算する第2の加算器と、を備えた請求項1記載の時間軸補正装置。
【請求項3】 全域通過濾波器は、内挿回路の出力する位相誤差信号をデコードするデコーダと、入力映像信号と第1のD形フリップフロップの出力を減算する第1の減算器と、前記第1の減算器の出力と係数切り換え回路の出力を減算する第2の減算器と、前記第2の減算器の出力を入力クロックでラッチする第2のD形フリップフロップと、前記第2のD形フリップフロップの出力を所定の係数倍して前記デコーダの出力で切り換え2つの信号を出力する前記係数切り換え回路と、前記係数切り換え回路の第1の出力を入力クロックでラッチする第3のD形フリップフロップと、前記係数切り換え回路の第2の出力と第3のD形フリップフロップの出力を加算する第1の加算器と、前記係数切り換え回路の第2の出力を入力クロックでラッチする前記第1のD形フリップフロップと、前記第2のD形フリップフロップの出力を入力クロックでラッチする第4のD形フリップフロップと、前記第4のD形フリップフロップの出力を入力クロックでラッチする第5のD形フリップフロップと、前記第1の加算器の出力と前記第5のD形フリップフロップの出力を加算する第2の加算器と、を備えた請求項1記載の時間軸補正装置。
【請求項4】 第1(または第2)の係数切り換え回路は、入力信号をビットシフトにより2N倍(Nは整数)するM個(Mは自然数)の係数器と、前記M個の係数器のM本の出力から入力切り換え信号によりL本(LはL<Mなる自然数)の出力を切り換える切り換え回路と、前記切り換え回路のL本の出力を加算あるいは減算する加減算器とで構成し、入力信号を前記第2のD形フリップフロップの出力とし、入力切り換え信号を第1(または第2)のデコーダ)の出力とし、前記加減算器の出力を第1(または第2)の係数切り換え回路の出力とする請求項2記載の時間軸補正装置。
【請求項5】 第1(または第2)の係数切り換え回路は、入力信号をビットシフトにより2P倍(Pは整数)するQ個(Qは自然数)の第1の係数器と、前記第1の係数器のQ本の出力を加算あるいは減算する第1の加減算器と、前記入力信号をビットシフトにより2N倍(Nは整数)するM個(Mは自然数)の第2の係数器と、前記M個の第2の係数器のM本の出力から入力切り換え信号によりL本(LはL<Mなる自然数)の出力を切り換える切り換え回路と、前記切り換え回路のL本の出力を加算あるいは減算する第2の加減算器と、前記第1の加減算器の出力と第2の加減算器の出力を加算あるいは減算する第3の加減算器とで構成し、前記入力信号を第2のD形フリップフロップの出力とし、入力切り換え信号を第1(または第2)のデコーダの出力とし、前記第3の加減算器の出力を前記第1(または第2)係数切り換え回路の出力とする請求項2記載の時間軸補正装置。
【請求項6】 係数切り換え回路は、入力信号をビットシフトにより2N倍(Nは整数)するM個(Mは自然数)の第1の係数器と、前記M個の第1の係数器のM本の出力から入力切り換え信号によりL本(LはL<Mなる自然数)の出力を切り換える切り換え回路と、前記切り換え回路のL本の出力を加算あるいは減算する加減算器と、前記加減算器の出力を所定の係数倍する第2の係数器で構成し、入力信号を前記第2のD形フリップフロップの出力とし、入力切り換え信号をデコーダの出力とし、前記加減算器の出力を前記係数切り換え回路の第1の出力あるいは第2の出力とし、前記加減算器の出力を前記係数切り換え回路の第1の出力とするときは前記第2の係数器の出力を前記係数切り換え回路の第2の出力とし、前記加減算器の出力を前記係数切り換え回路の第2の出力とするときは前記第2の係数器の出力を前記係数切り換え回路の第1の出力とする請求項3記載の時間軸補正装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、光ディスクプレーヤあるいはビデオテープレコーダ等において映像信号の時間軸を補正するための時間軸補正装置に関するものである。
【0002】
【従来の技術】以下に、従来の時間軸補正装置(以後、TBCともいう)について説明する。
【0003】図7は従来のTBCのブロック図を示すものである。TBCは、映像信号の再生処理においてジッタ(例えば、光ディスクプレーヤにおいて光ディスクの回転ムラ等で生じる再生映像信号の時間軸のゆらぎ)を補正する装置である。ジッタは入力映像信号中の水平同期信号あるいはカラーバースト信号(以後、バーストという)から検出し、NTSC方式やPAL方式等の標準テレビジョン信号との時間軸の誤差として求める。入力映像信号はベースバンドのコンポジット信号(例えば、NTSC方式の場合、輝度信号に色差信号を約3.58MHzで直角二相変調した搬送色信号を多重したカラーテレビジョン信号)とする。まず、入力映像信号をADC(アナログ・ディジタル変換器)701でディジタル信号に変換する。この入力映像信号に位相同期した書き込みクロックをPLL回路702でつくる。基準クロック発生回路703は例えばクリスタル発振器で色副搬送周波数fscの4倍の周波数である約14.3MHzの矩形波を発振させ基準クロックとする。遅延回路704は1水平同期期間(以後、1ラインという)だけ遅延させる。遅延回路704の出力をFiFo(先読み先出し)メモリ705に入力し、PLL回路702の出力する書き込みクロックで書き込む。FiFoメモリ705から信号を読み出す読み出しクロックを基準クロックとするのでは、TBCのジッタ抑圧特性としては十分ではないので、書き込み側だけでは吸収しきれなかったジッタ(残留ジッタ)により読み出しクロックを位相変調して所望のジッタ抑圧特性を得る。この補正方法は一般に知られているが、高速応答が可能なフィードフォワード形のベロシティエラー(速度誤差)補正と呼ばれているものである。位相誤差は水平同期信号あるいはバーストより1ライン毎に離散的にしか検出できないが位相誤差は時々刻々変化している。そこで、例えば単純に1ライン毎の位相誤差を直線補間してやれば実際の位相誤差に近似できる。この内挿処理をした位相誤差がベロシティエラーで、これに基づき時間軸補正するのがベロシティエラー補正である。PLL回路702の出力する残留ジッタをもとに内挿回路707で1ライン毎の信号を内挿処理しベロシティエラーを求める。内挿するには最低でも1ラインの時間が必要であり、このベロシティエラーと映像信号のタイミングを合わせるためには1ラインの遅延回路を映像信号に挿入しなければならない。その1ライン遅延させる回路が遅延回路704である。内挿回路707の出力であるベロシティエラーに基づき、クロック位相変調回路708でベロシティエラーを打ち消すように基準クロックを位相変調し、FiFoメモリ705の読み出しクロックとする。FiFoメモリ705の出力をDAC(ディジタル・アナログ変換器)706で読み出しクロックによりアナログ信号に変換する。
【0004】
【発明が解決しようとする課題】しかしながら上記従来の構成では、以下のような2つの課題を有していた。1つ目の課題は以下のようなものである。所望のジッタ抑圧特性を得るためFiFoメモリの書き込みクロックだけでなく読み出しクロックも位相変調しているが、FiFoメモリ読み出し直後にDACによりアナログ信号に変換しなければ、時間軸補正のタイミングがずれ理想的なジッタ抑圧特性とはならない。特にFiFoメモリ読み出し後に、輝度信号と搬送色信号に分離するY/C分離回路やノイズ成分を除去するためのノイズ除去装置等の大規模なディジタル信号処理回路を接続すると、少なくとも時間軸補正のタイミングを合わせるために何等かの対処が必要となるし、理想的な時間軸補正は不可能となる場合がある。このように、FiFoメモリの読み出しクロックも位相変調すれば、理想的な時間軸補正が困難となる場合があるという課題である。
【0005】2つ目の課題は以下のようなものである。1つ目の課題を解決するために例えばFIR(有限インパルスレスポンス)形の補間フィルタをFiFoメモリ読み出し後に接続し、読み出しクロックを固定としてその補間フィルタにより入力映像信号位相の方を変化させ時間軸誤差を補正するという方法があるが、補間フィルタは乗算器を多数含むため回路規模が非常に大きいという課題である。
【0006】本発明は上記従来の課題を解決するもので、FiFoメモリ読み出しクロックを固定とし理想的な時間軸補正を可能とし、回路規模も十分に小さい時間軸補正装置を提供することを目的とする。
【0007】
【課題を解決するための手段】この目的を達成するために1つ目の課題に対する本発明の時間軸補正装置は、入力映像信号をPLL(Phase Locked Loop)回路の出力する書き込みクロックによりディジタル信号に変換するアナログ・ディジタル変換器(ADC)と、ADCの出力をPLL回路の出力する書き込みクロックで1水平同期期間遅延させる遅延回路と、ADCの出力と基準クロック発生回路の出力する基準クロックにより入力映像信号に位相同期した書き込みクロックを出力するPLL回路と、所定の周波数の基準クロックを発生する基準クロック発生回路と、PLL回路の出力する1水平同期期間毎の位相誤差信号を補間して連続する位相誤差信号とする内挿回路と、遅延回路の出力をPLL回路の出力する書き込みクロックで書き込み基準クロック発生回路の出力する基準クロックで読み出し所定の記憶容量をもつFiFo(先入れ先だし)メモリと、FiFoメモリの出力を基準クロック発生回路の出力する基準クロックにより内挿回路の出力する位相誤差信号に基づき所定の位相だけ移相する全域通過濾波器(APF)と、APFの出力を基準クロック発生回路の出力する基準クロックでアナログ信号に変換するDAC(ディジタル・アナログ変換器)とを備えている。
【0008】この目的を達成するために2つ目の課題に対する本発明の全域通過濾波器(APF)は、内挿回路の出力する位相誤差信号をデコードする第1のデコーダと、位相誤差信号をデコードする第2のデコーダと、入力映像信号と第1のD形フリップフロップ(DFF)の出力を減算する第1の減算器と、第1の減算器の出力と第1の係数切り換え回路の出力を減算する第2の減算器と、第2の減算器の出力を入力クロックでラッチする第2のDFFと、第2のDFFの出力を所定の係数倍して第1のデコーダの出力で切り換える第1の係数切り換え回路と、第2のDFFの出力を所定の係数倍して第2のデコーダの出力で切り換える第2の係数切り換え回路と、第1の係数切り換え回路の出力を入力クロックでラッチする第3のDFFと、第2の係数切り換え回路の出力と第3のDFFの出力を加算する第1の加算器と、第2の係数切り換え回路の出力を入力クロックでラッチする第1のDFFと、第2のDFFの出力を入力クロックでラッチする第4のDFFと、第4のDFFの出力を入力クロックでラッチする第5のDFFと、第1の加算器の出力と第5のDFFの出力を加算する第2の加算器と、を備えている。
【0009】
【作用】本発明は上記した構成により、1つ目の課題に対しては以下のような作用がある。APFはその伝達関数を適応的に変化させることにより入力信号の位相を変化させられるので、位相誤差信号により伝達関数を変化させれば入力信号の位相補正が可能となる。つまり、APFをFiFoメモリ読み出し後に接続し、読み出しクロックを固定としてそのAPFにより入力映像信号位相の方を変化させ時間軸誤差を補正すれば理想的な時間軸補正ができる。つまり、FiFoメモリ読み出しクロックは固定とできるし、APFにより時間軸補正は完了するのでその後にどんなディジタル信号処理回路を接続しようと何等問題は生じない。
【0010】本発明は上記した構成により、2つ目の課題に対しては以下のような作用がある。APFは、IIR(無限インパルスレスポンス)形のフィルタでFIR形の補間フィルタに比べると回路規模は十分小さい。しかし、IIR形であるため伝達関数を適応的に変化させるための乗算を1クロック周期内で終了しなければならないパスが必ず存在する。そのためAPFの最高動作クロック周波数が低くなるが、乗算を乗算器ではなく係数切り換え回路で具現化しているため最高動作クロック周波数を映像信号を処理できる位の周波数まで引き上げられる。このようにAPFの回路規模は十分に小さいし、映像信号を処理するためのハードウェア化が可能になる。
【0011】
【実施例】以下、本発明における時間軸補正装置の一実施例について、図面を参照しながら説明する。ただし、図7に示した従来の時間軸補正装置と同じ構成要素には同一符号を付し、またその動作説明は省略する。
【0012】図1は本発明の第1の実施例における時間軸補正装置の構成を示すブロック図である。FiFoメモリ705出力にAPF(全域通過濾波器)101を接続し、内挿回路707の出力であるベロシティエラーである残留位相誤差信号を入力する。そのベロシティエラーによりAPF101の伝達関数を適応的に変え、入力映像信号の位相を変化させる。例えば、ベロシティエラーが10゜(搬送色信号の1周期を360゜とする)であれば、APF101では−10゜移相する。APF101は振幅特性が全角周波数に対して一定で、位相特性が極と零点によって変わる特別なフィルタである。APFの伝達関数H1(z)は例えば2次の場合は(数1)で与えられる。
【0013】
【数1】

【0014】この係数ka,kb,kcをベロシティエラーにより適応的に変化させることにより位相特性を変え、所定の周波数の入力映像信号を移相する。
【0015】図2は本発明の第1の実施例における時間軸補正装置内のAPFの構成を示すブロック図である。
【0016】前述した(数1)の伝達関数H1(z)を具現化するためには、まずベロシティエラーを係数ka,kb,kcに変換するためのROM(読み出し専用メモリ)と、係数ka,kb,kcと信号を乗算するために計6個の乗算器が必要である。しかし、それでは回路規模は非常に大きくなるし、H1(z)の帰還部である分母の関数から明らかなように1クロック周期内に最低2回の乗算を実行しなければならない。ここで、入力映像信号は例えばNTSC方式の標準テレビジョン信号と考えると信号帯域は約5MHzでありディジタル信号処理しようとすると標本化定理によりクロック周波数は約15MHz程度で、ディジタル映像信号は8ビットは必要である。つまり、1クロック周期は約67nsecでこの時間内に8ビット同士の2回の乗算を実行するのは事実上不可能である。ここで、(数1)の伝達関数H1(z)を(数2)のH2(z)と変形する。しかし、これでも1クロック周期内で1回の乗算を実行しなければならないが、この他に加算も実行することを考え合わせると困難である。
【0017】
【数2】

【0018】そこで、本発明では図2に示すように、乗算器による乗算を実行するのではなく、係数切り換え回路205及び206で係数器を切り換えることで高速の演算を可能とする。さらに、ROMで係数を発生するのではなく、デコーダ212および213により係数切り換え回路205及び206内の係数器を切り換えるための切り換え信号に復号する。図2のブロック図は前述の伝達関数H2(z)を具現化するもので、信号と係数kbcとの乗算を係数切り換え回路205で、信号と係数kacとの乗算を係数切り換え回路206で具現化している。また、ベロシティエラーをデコーダ212により係数切り換え回路205の切り換え信号に復号し、デコーダ213により係数切り換え回路206の切り換え信号に復号する。重要な部分はその係数切り換え回路205及び206とデコーダ212及び213を用いて具現化していることで、減算器201及び202、加算器203及び204、D形フリップフロップ(DFF)207〜211をブロック図上どこに配置するか、減算器の符号はどうするか、あるいはDFFの個数を変えて遅延時間を変化させる等の操作は本発明には関係ない。つまり、伝達関数の変形によるところのAPFの回路構成は多数考えられるのでここではあえて言及しない。また、ここでは2次のIIR形のAPFとして実施例を説明したが、より高次のものに対しても本発明は適用できる。
【0019】図3は本発明の第1の実施例における時間軸補正装置内のAPF内の係数切り換え回路の構成を示すブロック図である。すなわち、図2のブロック図内の係数切り換え回路205及び206の内部構成を示す。入力信号をビットシフト(上位ビット方向へ順次ビットを移動させ空いた下位のビットには0を挿入し、あるいは下位ビット方向へ順次ビットを移動しはみ出したビットは捨てる操作をすることで、例えば入力信号が8ビットのバイナリ信号の時、最下位ビットを0とし順次桁上げして9ビットの信号とすると入力信号を2倍したことになるし、最下位ビットを捨て7ビットにすると入力信号を1/2倍したことになる。)により2N倍(Nは整数)するM個(Mは自然数)の係数器301に入力する。そのM個の係数器のM本の出力から入力切り換え信号によりL本(LはL<Mなる自然数)の出力を切り換え回路302で切り換える。そして、切り換え回路302のL本の出力を加減算器303で加算あるいは減算する。例えば、入力信号を8ビットとするとNは最小が−7で最大でも7程度と考えられるので、Mは14位である。もちろん係数を具現化するのにすべての場合が必要ではないので省略できる係数も存在するのでMは14より小さくなる。この係数切り換え回路で例えば(11/4+1/32)なる係数を具現化するためには係数器301で22,2-1,2-2,2-5とそれぞれ係数倍したものを切り換え回路302で選択し、加減算器303でその全信号を加算すればよい。
【0020】図4は本発明の第1の実施例における時間軸補正装置内のAPF内の係数切り換え回路の構成を示すブロック図である。すなわち、図3とは異なる係数切り換え回路205及び206の内部構成の実施例である。
【0021】ただし、図3に示した実施例における時間軸補正装置と同じ構成要素には同一符号を付し、またその動作説明は省略する。
【0022】例えば、ベロシティエラーをVEとしVEとAPF内の係数kacとの関係が、kac=11/4+1/32・VEなる1次式で表わされるとすると、11/4なる係数部は固定なので、これを係数器401と加減算器402で具現化する。係数切り換え回路で22,2-1,2-2なる係数倍し、加減算器402ですべてを加算する。VE=1のとき係数器301では2-5なる係数倍し、切り換え回路302でこの係数を選択し、加減算器303では加算する必要がなく加減算器403で加減算器402の出力と係数器301の出力を加算すればよい。VE=2のときは係数器301で2-4なる係数倍しVE=1のときと同様の演算をすればよい。このように図4の実施例は、係数が固定係数と可変係数の加算あるいは減算の形で表わされる場合に非常に有効である。
【0023】図5は本発明の第1の実施例における時間軸補正装置内のAPFの構成を示すブロック図である。
【0024】ただし、図2に示した実施例における時間軸補正装置と同じ構成要素には同一符号を付し、またその動作説明は省略する。
【0025】係数kac及びkbcを具現化する際に演算を共有化できる部分がある場合の実施例である。係数切り換え回路501で図2の係数切り換え回路205及び206の演算を、デコーダ502で図2のデコーダ212及び213の演算を具現化することにより図2の実施例よりさらに回路規模を縮小できる。
【0026】図6は本発明の第1の実施例における時間軸補正装置内のAPF内の係数切り換え回路の構成を示すブロック図である。すなわち、図5のブロック図内の係数切り換え回路501の内部構成を示す。
【0027】ただし、図3及び図4に示した実施例における時間軸補正装置と同じ構成要素には同一符号を付し、またその動作説明は省略する。
【0028】係数kacとkbcの関係が、例えばkac=kbc/2で表わされる場合、加減算器303の出力を減算器202に入力し、係数器601で2-1倍し加算器203に入力すればよい。このように係数kac,kbcの具現化方法は多数あり、ここでは詳述しないが係数器と切り換え回路と加減算器の組合せにより具現化するものである。
【0029】全ての実施例では入力信号を映像信号とし動作説明したが、いうまでもなく音声信号の場合でも本発明は適用できる。また、APFの内部構成は時間軸補正装置の1部としてだけではなく、位相補正を必要とする装置、例えばAPC(自動位相制御)回路にも適用でき工業的価値は非常に大きい。
【0030】
【発明の効果】以上のように本発明は、FiFo(先入れ先だし)メモリは基準クロック発生回路の出力する基準クロックで読み出し、全域通過濾波器(APF)はFiFoメモリの出力を基準クロック発生回路の出力する基準クロックにより内挿回路の出力する位相誤差信号に基づき所定の位相だけ移相する構成としたので、FiFoメモリ読み出しクロックは固定とできるし、APFの回路規模は十分小さく映像信号を処理するためのハードウェア化が可能である。




 

 


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