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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−114800
公開日 平成7年(1995)5月2日
出願番号 特願平6−172228
出願日 平成6年(1994)7月25日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 赤松 寛範 / 岩成 俊一 / 縣 政志 / 菊川 博仁 / 澤田 昭弘 / 小谷 久和
要約 目的
シリアルポートを有するメモリにおいて高速のシリアル出力に対応できる冗長回路を実現する。

構成
ノーマルメモリセルアレイ92と、ノーマルメモリセルアレイ92内の欠陥セルを救済するための冗長メモリセルアレイ93と、ノーマルメモリセルアレイ92から読み出された複数のデータと冗長メモリセルアレイ93から読み出された1つ又は複数のデータとを入力しノーマルメモリセルアレイ92内の欠陥セルからのデータを冗長メモリセルアレイ93からのデータに切り換えるための冗長・ノーマル切換スイッチ41〜56と、冗長・ノーマル切換スイッチ41〜56から出力された複数のデータを並直列変換するためのパラシリ変換回路(並直列変換回路)21〜36とを設ける。
特許請求の範囲
【請求項1】 ノーマルメモリセルアレイと、前記ノーマルメモリセルアレイ内の欠陥セルを救済するための冗長メモリセルアレイと、前記ノーマルメモリセルアレイから読み出された複数のデータと前記冗長メモリセルアレイから読み出された1つ又は複数のデータとを入力し、前記ノーマルメモリセルアレイ内の欠陥セルからのデータを前記冗長メモリセルアレイからのデータに切り換えるための冗長・ノーマル切換手段と、前記冗長・ノーマル切換手段から出力された複数のデータを並直列変換するための並直列変換手段とを備えたことを特徴とする半導体記憶装置。
【請求項2】 請求項1記載の半導体記憶装置において、前記ノーマルメモリセルアレイを複数に分割し、分割されたノーマルメモリセルアレイが各々冗長メモリセルアレイを有し、前記冗長・ノーマル切換手段は、欠陥セルを含む前記分割されたノーマルメモリセルアレイからの読み出しデータのみを前記冗長メモリセルアレイからのデータに切り換えることを特徴とする半導体記憶装置。
【請求項3】 請求項2項記載の半導体記憶装置において、前記分割されたノーマルメモリセルアレイが各々のヒューズ回路を備えたことを特徴とする半導体記憶装置。
【請求項4】 請求項2項記載の半導体記憶装置において、前記分割されたノーマルメモリセルアレイを有する半導体記憶装置に1つ又は複数のヒューズ回路を設け、このヒューズ回路自身に特定の前記分割されたノーマルメモリセルアレイを識別する機能を持たせたことを特徴とする半導体記憶装置。
【請求項5】 請求項1記載の半導体記憶装置において、前記ノーマルメモリセルアレイを複数に分割し、該分割されたノーマルメモリセルアレイに対して共通に冗長メモリセルアレイを有し、前記冗長・ノーマル切換手段は、欠陥セルを含む前記分割されたノーマルメモリセルアレイからの読み出しデータのみを前記冗長メモリセルアレイからのデータに切り換えることを特徴とする半導体記憶装置。
【請求項6】 請求項5項記載の半導体記憶装置において、前記分割されたノーマルメモリセルアレイが各々のヒューズ回路を備えたことを特徴とする半導体記憶装置。
【請求項7】 請求項5項記載の半導体記憶装置において、前記分割されたノーマルメモリセルアレイを有する半導体記憶装置に1つ又は複数のヒューズ回路を設け、このヒューズ回路自身に特定の前記分割されたノーマルメモリセルアレイを識別する機能を持たせたことを特徴とする半導体記憶装置。
【請求項8】 請求項1項記載の半導体記憶装置において、前記並直列変換手段に対して並直列変換動作を制御するための制御手段と、前記制御手段の出力と、前記並直列変換手段の並列部をランダムに選択するためのアドレスとを動作モードに応じて切り換えて出力するための動作モード切換手段とを更に備え、前記動作モード切換手段の出力は前記並直列変換手段に入力されることを特徴とする半導体記憶装置。
【請求項9】 ノーマルメモリセルアレイと、前記ノーマルメモリセルアレイ内の欠陥セルを救済するための冗長メモリセルアレイと、前記ノーマルメモリセルアレイから読み出されたデータを増幅するための第1の増幅手段と、前記冗長メモリセルアレイから読み出されたデータを増幅するための第2の増幅手段と、前記ノーマルメモリセルアレイから読み出された複数のデータと前記冗長メモリセルアレイから読み出された1つ又は複数のデータとを入力し、前記ノーマルメモリセルアレイ内の欠陥セルからのデータを前記冗長メモリセルアレイからのデータに切り換えるための冗長・ノーマル切換手段と、前記冗長・ノーマル切換手段から出力された複数のデータを並直列変換するための並直列変換手段とを備え、前記ノーマルメモリセルアレイから見て前記並直列変換手段の出力信号線が配置された側に前記第1の増幅手段、冗長・ノーマル切換手段及び並直列変換手段を配置し、前記出力信号線に直交する方向の前記第1の増幅手段、冗長・ノーマル切換手段及び並直列変換手段の配置がなす最大距離とほぼ等しくなるように前記第2の増幅手段を配置したことを特徴とする半導体記憶装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体記憶装置の冗長回路に関し、特にシリアルポートを有する半導体メモリの冗長回路に関するものである。
【0002】
【従来の技術】近年、ダイナミックRAM(以下DRAMと略す)は3年で4倍のペースで大容量化の道を進んできている。この大容量化により、DRAMは各世代間で(例えば、1Mビットから4Mビット)チップの面積が1.5倍ずつ増大している。このチップ面積の増大はDRAMの生産現場における歩留りの向上に対してマイナスの要因となっている。DRAMの歩留りの向上を実現する手段としては、冗長回路を使用するという技術が一般的に用いられている。
【0003】冗長回路技術によれば、通常のメモリセル(ノーマルセル)に加えて冗長のメモリセル(スペアセル)が設けられる。冗長度を高めれば、メモリチップの歩留り向上が期待できる。しかしながら、冗長回路の使用はチップサイズの増大を招き、1ウェハー当りのチップの取れ数が減少するため、あまりに多数の冗長回路を1個のチップにのせることはできない。そこで、冗長回路をできるだけ効率良く使用する工夫が近年検討されて来ている(菊川ほか“次世代大容量DRAMに対する高柔軟性冗長方式” 1992 年電子情報通信学会秋季大会講演論文集分冊5p.152 )。
【0004】さて、画像処理などのためのシリアルポートを有するメモリでは、冗長回路の使用に起因した動作速度の劣化が問題となっている。その改善のための工夫も検討されている(宮宇地ほか“4Mビットフィールドメモリ” 1990 年電子情報通信学会技術研究会報告ICD90-112 pp.45-49)。
【0005】以下図面を参照しながら、従来のシリアルポートを有するメモリの冗長回路の一例について説明する。
【0006】図20は従来の冗長回路を使用したシリアルポートを有するメモリの概略図を示すものである。図20において、103 はノーマルメモリセルアレイ、104 は冗長メモリセルアレイ、101 はノーマルメモリセルアレイ用のシリアルポート、102 は冗長メモリセルアレイ用のシリアルポート、105 はシリアルデータバスである。シリアルポート101,102 は、各々シフトレジスタとパラシリ変換回路(並直列変換回路)とで構成される。パラシリ変換回路は、パラレルデータを一度にラッチし、シフトレジスタから供給される出力制御信号に応じてラッチデータを1ビットずつ出力することにより、シリアルデータを出力するものである。
【0007】以上のように構成された従来のシリアルポートを有するメモリについて、以下その動作を説明する。図20において、まずノーマルメモリセルアレイ103 が活性化され、メモリセルからデータが読み出され、増幅される。増幅されたデータはノーマルメモリセルアレイ用のシリアルポート101 に転送され、パラシリ変換された後、シリアルデータバス105 を介して出力回路に転送されていく。入力されたアドレスが不良のメモリセルを含む場合には、冗長メモリセルアレイ104 が活性化され、正しいデータが冗長メモリセルアレイ用のシリアルポート102 からシリアルデータバス105 に出力される。
【0008】図21は上記動作を簡単に示す模式図である。901 は冗長メモリセル、902 は冗長メモリセル用のパラシリ変換回路、903 はシリアルデータバス、904 はノーマルメモリセル用のパラシリ変換回路、905 はパラレルデータバス、906 はノーマルメモリセルである。また白丸は正規のデータ、黒丸は欠陥データを示す。図21において、ノーマルメモリセル用のパラシリ変換回路904 にパラレルデータバス905 を介して欠陥データが読み出されたものとする(欠陥データは左から6個めのデータ)。ノーマルメモリセル用のパラシリ変換回路904 はシリアルデータバス903 にデータを順次読み出していくことでパラシリ変換を行なうが、左から順にデータを読み出して行くと、6個めに欠陥データがあるため、6個めのデータを読み出すタイミングで冗長メモリセル用のパラシリ変換回路902 から正規のデータをシリアルデータバス903 に読み出す。
【0009】
【発明が解決しようとする課題】上記のような従来のメモリ構成では、冗長データの切換は高速でデータを転送しているシリアルデータバスの所で行なわれており、この構成ではより高速のシリアル出力には動作マージンが足りなくなり対応できなくなるという問題点があった。
【0010】本発明の目的は、シリアルポートを有する半導体記憶装置において高速のシリアル出力に対応できる冗長回路を実現することにある。
【0011】
【課題を解決するための手段】上記目的を達成するため、本発明は、欠陥セルからのデータを並直列変換手段の並列部において冗長メモリセルアレイからのデータに切り換えることによって、高速なシリアルデータバスではなく、低速で動作するパラレルデータバスの所で冗長救済を行なうこととしたものである。
【0012】具体的にいうと、本発明は、ノーマルメモリセルアレイと、該ノーマルメモリセルアレイ内の欠陥セルを救済するための冗長メモリセルアレイと、ノーマルメモリセルアレイから読み出された複数のデータと冗長メモリセルアレイから読み出された1つ又は複数のデータとを入力しノーマルメモリセルアレイ内の欠陥セルからのデータを冗長メモリセルアレイからのデータに切り換えるための冗長・ノーマル切換手段と、該冗長・ノーマル切換手段から出力された複数のデータを並直列変換するための並直列変換手段とを備えた構成を採用したものである。
【0013】
【作用】本発明によれば、従来のシリアルポートを有するメモリとは異なり、高速なシリアルデータバスではなく、低速で動作するパラレルデータバスの所で冗長救済が行なわれる。したがって、高速のシリアル出力に対して冗長救済によって動作マージンが不足することがなくなり、プロセスのばらつきや温度、電源電圧の変動に対して強いメモリを作ることができる。
【0014】
【実施例】
(実施例1)図1は本発明の第1の実施例に係るシリアルポートを有するメモリの概略図を示すものである。図1において17はシフトレジスタ、1 〜16はシフトレジスタ17のレジスタ1段、18はシフトレジスタ17を制御するためのクロック、19はシリアルデータバス、21〜36はパラシリ変換回路、41〜56は冗長・ノーマル切換スイッチ、61〜76はノーマルデータ用増幅回路、277 〜292 は冗長データ用増幅回路、93は冗長メモリセルアレイ、92はノーマルメモリセルアレイ、81は冗長ヒューズ回路、86は冗長アドレス検知信号、91はアドレスバス、298 はノーマルデータ転送バス、299 は冗長データ転送バスである。シフトレジスタ17とパラシリ変換回路21〜36とは、1つのシリアルポートを構成する。
【0015】図1に示すシフトレジスタ17のうちの15段1 〜15の回路図を図2(b) に、残りの1段16の回路図を図2(a) に示す。110 は第1の電源、111 〜116 はNMOSトランジスタ、120 〜129 はインバータ、130,131 はリセット端子、132,133は入力端子、134,135 は出力端子、136,137 は出力制御端子である。図2(a) のレジスタ16は、リセット時に第1の電源110 から供給される『ハイレベル』のデータをラッチし、出力制御端子136 に供給されるクロック18に応じてラッチデータをシフトさせるものである。図2(b) のレジスタ1 〜15は、リセット時に『ローレベル』のデータをラッチし、出力制御端子137 に供給されるクロック18に応じてラッチデータをシフトさせるものである。
【0016】図1中のパラシリ変換回路21〜36の回路図を図3に示す。141 〜144 はNMOSトランジスタ、148 〜151 はインバータ、138 はラッチ信号、163 は出力制御端子、154,155 は入力端子、152,153 は出力端子である。このパラシリ変換回路21〜36は、冗長・ノーマル切換スイッチ41〜56から供給されるパラレルデータをラッチ信号138 に応じて一度にラッチし、シフトレジスタ17から出力制御端子163 に供給される信号に応じてラッチデータを1ビットずつ出力することにより、シリアルデータを出力するものである。
【0017】図1中の冗長・ノーマル切換スイッチ41〜56の回路図を図4に示す。145 〜147,162 はNMOSトランジスタ、139 はインバータ、140 は冗長アドレス検知信号の入力端子、156,157 はノーマルメモリセルアレイからの入力端子、158,159は冗長メモリセルアレイからの入力端子、160,161 は出力端子である。この冗長・ノーマル切換スイッチ41〜56は、冗長ヒューズ回路81からの冗長アドレス検知信号86に応じて16ビットのノーマルデータ又は16ビットの冗長データをパラシリ変換回路21〜36に供給するものである。
【0018】以上のように構成されたシリアルポートを有するメモリについて、以下その動作を図1において説明する。アドレスバス91から入力されたアドレスにより選択されたメモリセルのデータがノーマルメモリセルアレイ92から読み出され、ノーマルデータ用増幅回路61〜76により増幅された後、パラシリ変換回路21〜36に転送されパラシリ変換されたデータはシリアルデータバス19を介して出力回路(不図示)に転送される。入力されたアドレスが不良のメモリセルを含む場合には冗長ヒューズ回路81から冗長アドレス検知信号86が出力され、この信号の制御により冗長メモリセルアレイ93から正しいデータを読み出し冗長データ用増幅回路277 〜292 により増幅された後、冗長・ノーマル切換スイッチ41〜56でノーマルメモリセルアレイ92から読み出されたデータと入れ替わってパラシリ変換回路21〜36に転送され、正しいデータが出力回路に転送される。
【0019】図5は上記動作を簡単に示す模式図である。911 は冗長メモリセル、907 はシリアルデータバス、908 はパラシリ変換回路、909 はパラレルデータバス、910はノーマルメモリセルである。また白丸は正規のデータ、黒丸は欠陥データを示す。図5において、ノーマルメモリセル910 に欠陥データが存在するものとする(欠陥データは左から6個めのデータ)。この場合、パラシリ変換回路908 には欠陥データが存在しない冗長メモリセル911 からデータをパラレルデータバス909 を介して読み出す。その後、シリアルデータバス907 にデータを順次読み出していくことでパラシリ変換を行なって高速にデータを読み出していく。
【0020】以上のように冗長データの切換は低速でデータを転送しているパラレルのデータバスの所で行なわれており、高速のシリアル出力には十分に動作マージンが得られるため、この構成はシリアルポートを有するメモリについて使い易い冗長構成である。
【0021】(実施例2)第1の実施例の構成では16ビットにパラレルに出てくるデータのうち1つでも不良のデータがあった場合、16ビットすべてのデータを冗長メモリセルアレイのデータに置き換えなくてはならない。第1の実施例の場合、パラレルに出てくるデータは16ビットであるが、これが32、64ビットと増加するにつれて無駄に冗長救済するメモリセルも増加してしまい、救済効率も悪化することになる。したがって、冗長メモリセルアレイの占める面積が大きくなりチップサイズが大きくなってしまう。チップ面積が大きくなると、1ウェハー当りのチップの取れ数が減少し結果的に歩留りを低下させ、せっかく冗長回路を備えていても効果がなくなるという問題点が生ずる。この問題点を解決したのが第2の実施例である。
【0022】図6及び図7は本発明の第2の実施例に係るシリアルポートを有するメモリの概略図を示すものである。図6及び図7において、図1と同一の機能を有するものには同一の番号を付して詳細な説明を省く。本実施例では、パラシリ変換回路21〜36が4つに分割されている。これに対応して、4分割されたノーマルメモリセルアレイ92a 〜92d と、4分割された冗長メモリセルアレイ93a 〜93d と、4分割された冗長ヒューズ回路81a 〜81d とを備えている。298a〜298dは4分割されたノーマルメモリセルアレイ92a 〜92d の各々のノーマルデータ転送バス、299a〜299dは4分割された冗長メモリセルアレイ93a 〜93d の各々の冗長データ転送バス、86a 〜86d は4分割された冗長ヒューズ回路81a 〜81d の各々の冗長アドレス検知信号である。つまり、図6及び図7は4つに分割されたパラシリ変換回路21〜36と、該パラシリ変換回路21〜36と同様に4つに分割されたメモリセルアレイ92a 〜92d ,93a 〜93d とがグループを構成し、各グループは個別に冗長ヒューズ回路81a 〜81d を備え、他のグループとは独立に冗長救済する構成になっている。
【0023】以上のように構成された本実施例のシリアルポートを有するメモリについて、以下その動作を図6及び図7において説明する。
【0024】各グループにおいて、アドレスバス91から入力されたアドレスにより選択されたメモリセルのデータがノーマルメモリセルアレイ92a 〜92d から読み出され、ノーマルデータ用増幅回路61〜76により増幅された後、パラシリ変換回路21〜36に転送され、パラシリ変換されたデータはシリアルデータバス19を介して出力回路に転送される。入力されたアドレスが不良のメモリセルを含む場合には、冗長ヒューズ回路81a 〜81d のいずれか又は全部から冗長アドレス検知信号86a 〜86d のいずれか又は全部が出力され、この信号の制御により冗長メモリセルアレイ93a 〜93d のいずれか又は全部から正しいデータを読み出し、冗長データ用増幅回路277 〜292 のいずれか又は全部により増幅された後、冗長・ノーマル切換スイッチ41〜56のいずれか又は全部でノーマルメモリセルアレイ92a 〜92d から読み出されたデータと入れ替わってパラシリ変換回路21〜36に転送され、正しいデータが出力回路に転送される。
【0025】メモリセルアレイ92a 〜92d ,93a 〜93d の詳細は図8に示すとおりであり、その動作は各メモリセルアレイにおいてコラムデコーダ(不図示)により駆動されるコラムデコード信号833 〜837 によりNMOSトランジスタ813 〜822 から構成されているコラムスイッチ838 〜842 の中から1つずつ選択される。コラムスイッチには図8に示すようにそれぞれビット線823 〜832 が接続されており、選択されたコラムアドレスのビット線のデータ(ワード線801 〜805 の1本が活性化され、そのワード線に接続された複数のメモリセル806 からビット線823 〜832 を介して伝達されたデータがセンスアンプ807 〜811 で増幅された複数データのうちの1つ)がデータ線対812 に読み出される。図8に示すデータ線対812が図6及び図7におけるデータバス298a〜298d,299a〜299dに相当する。なお、図6及び図7に示す各グループはコラムアドレスの区別がないので、ノーマルメモリセルアレイのコラムデコード信号は各グループとも同様に動作するが、冗長ヒューズ回路を個別に有しているので冗長メモリセルアレイにおけるコラムデコード信号は各グループで別々に動作することになる。
【0026】図9は以上の動作をタイミングチャートにして示したものである。図9においてADDRESS は図6及び図7におけるアドレスバス91の動きを示し、SP2 は図6及び図7における冗長アドレス検知信号86a 〜86d を示したものである。Y1,Y2,Y3,SPE-Yは図8におけるコラムデコード信号833 〜837 に相当するが、Y1,Y2,Y3に関してはノーマルメモリセルアレイ、SPE-Y に関しては冗長メモリセルアレイにおけるコラムデコード信号を示し、同様にnormal-DL はノーマルメモリセルアレイにおけるデータ線対812 を、spe-DLは冗長メモリセルアレイにおけるデータ線対812 を示す。RESET は図6及び図7におけるシフトレジスタ17のリセット信号を、CLK はシフトレジスタ17を制御するためのクロック18を、RO1 〜RO16はシフトレジスタ17の各段1 〜16の出力を、SDL はシリアルデータバス19の動きを各々示している。
【0027】図9は、図6及び図7におけるノーマルメモリセルアレイ92c に不良ビットがあり、冗長メモリセルアレイ93c から正しいデータを読み出して切換を行なっている様子を示しており、アドレスの変化時に冗長アドレスが検知され、ノーマルメモリセルアレイ92c のデータのみが冗長メモリセルアレイ93c のデータに置き換えられているのがわかる。
【0028】図10は上記動作を簡単に示す模式図である。図5と同一の機能を有するものには同一の番号を付して説明を省く。915 はノーマルメモリセル、916 は冗長メモリセルである。また白丸は正規のデータ、黒丸は欠陥データを示す。図10において、ノーマルメモリセル915 に欠陥データが存在するものとする(欠陥データは左から6個めのデータ)。この場合、パラシリ変換回路908 には欠陥データが存在しない冗長メモリセル916 からデータをパラレルデータバス914 を介して読み出す。ただし、図10に示してあるようにパラシリ変換回路908 、ノーマルメモリセル915 、冗長メモリセル916 を4個ずつのグループに分割して冗長救済を行なうのは欠陥データが存在するグループのみであり、他のグループはノーマルメモリセル915 からデータを読み出す。その後は第1の実施例と同様にシリアルデータバス907 にデータを順次読み出していくことでパラシリ変換を行なって高速にデータを読み出していく。
【0029】以上に示したように、本実施例においてはパラシリ変換回路を4つに分割し、これに対応させて分割したメモリセルアレイごとに独立に冗長救済させる機能を持たせている。これにより、アドレスの区別はなくとも、パラシリ変換をかける単位よりも小さい単位での冗長救済が可能となり、救済効率が向上する。つまり、第1の実施例と比較すると16ビットの一括救済から、16/4すなわち4ビットごとの一括救済に改善されるから、冗長救済時に無駄にしてしまうメモリセルを大幅に減少させることができる。
【0030】(実施例3)図11は、分割された各グループで冗長メモリセルアレイを共用できるように上記第2の実施例を発展させた本発明の第3の実施例を示すものである。図11において、図6及び図7と同一の機能を有するものには同一の番号を付して説明を省く。93は冗長メモリセルアレイ、77〜80は冗長データ用増幅回路、57〜60は冗長データ転送バス、85は冗長メモリセルアレイ制御回路である。またメモリセルアレイ92a 〜92d ,93の詳細は図8に示すとおりである。
【0031】本実施例は図11に示すようにパラシリ変換回路21〜36は4つに分割され、該パラシリ変換回路21〜36と同様に4つに分割されたノーマルメモリセルアレイ92a 〜92d がグループを構成し、各グループは個別に冗長ヒューズ回路81a 〜81dを備え、他のグループと独立に冗長救済され、かつ各グループは冗長メモリセルアレイ93を共有し、各グループと冗長メモリセルアレイ93は冗長データ転送バス57〜60で接続されており、冗長救済されるグループにのみ冗長・ノーマル切換スイッチ41〜56を介して冗長メモリセルアレイ93のデータが転送され、パラシリ変換を行なう構成になっている。
【0032】以上のように構成された本実施例のシリアルポートを有するメモリについて、以下その動作を図11において説明する。
【0033】各グループにおいて、アドレスバス91から入力されたアドレスにより選択されたメモリセルのデータがノーマルメモリセルアレイ92a 〜92d から読み出され、ノーマルデータ用増幅回路61〜76により増幅された後、パラシリ変換回路21〜36に転送され、パラシリ変換されたデータはシリアルデータバス19を介して出力回路に転送される。入力されたアドレスが不良のメモリセルを含む場合には冗長ヒューズ回路81a〜81d のいずれかから冗長アドレス検知信号86a 〜86d のいずれかが出力され、この信号の制御により冗長メモリセルアレイ93から正しいデータを読み出し冗長データ用増幅回路77〜80により増幅された後、冗長・ノーマル切換スイッチ41〜56のいずれかでノーマルメモリセルアレイ92a 〜92d から読み出されたデータと入れ替わってパラシリ変換回路21〜36に転送され、正しいデータが出力回路に転送される。
【0034】図12は上記動作を簡単に示す模式図である。図5と同一の機能を有するものには同一の番号を付して説明を省く。915 はノーマルメモリセル、920 は冗長メモリセルである。また白丸は正規のデータ、黒丸は欠陥データを示す。図12において、ノーマルメモリセル915 に欠陥データが存在するものとする(欠陥データは左から6個めのデータ)。この場合、パラシリ変換回路908 には欠陥データが存在しない冗長メモリセル920 からデータをパラレルデータバス909 を介して読み出す。ただし、図12に示すようにパラシリ変換回路908 、ノーマルメモリセル915 を4個ずつのグループに分割して、冗長救済を行なうのは欠陥データが存在するグループのみであり、他のグループはノーマルメモリセル915 からデータを読み出す。その後は第1の実施例と同様にシリアルデータバス907 にデータを順次読み出していくことでパラシリ変換を行なって高速にデータを読み出していく。また、冗長メモリセル920 は各グループで個別に有するわけではなく、共通で有することに本実施例の特徴がある。
【0035】図13は本実施例に係るシリアルポートを有するメモリの回路をレイアウトした配置図を示すものである。図11と同一の機能を有するものには同一の番号を付して説明を省く。524 〜527 はノーマルメモリセルアレイ92a とノーマルデータ用増幅回路61〜64とをつなぐノーマルデータ線、528 〜531 は冗長メモリセルアレイ93と冗長データ用増幅回路77〜80とをつなぐ冗長データ線である。
【0036】本実施例では、図13に示すように、ノーマルデータ用増幅回路61〜64、冗長・ノーマル切換スイッチ41〜44及びパラシリ変換回路21〜24のレイアウト高さに合わせて、冗長データ用増幅回路77〜80をレイアウトする。冗長データ用増幅回路77〜80のレイアウトの幅を狭くし、冗長メモリセルアレイ93の占める幅を狭くしているのである。本実施例においてはメモリセルアレイの幅に対してそれと組をなす回路のレイアウトの幅が占める割合が大きい場合を示してあるが、このような場合においては本実施例に示すレイアウトは非常に有効である。
【0037】以上に示したように、本実施例においてはパラシリ変換回路を4つに分割し、これに対応させて分割したメモリセルアレイごとに独立に冗長救済させる機能を持たせ、かつ冗長メモリセルアレイを共有化している。これにより、アドレスの区別はなくとも、パラシリ変換をかける単位よりも小さい単位での冗長救済が可能となり、救済効率が向上する。つまり、図1に示した第1の実施例と比較すると16ビットの一括救済から、16/4すなわち4ビットごとの一括救済に改善されるから、冗長救済時に無駄にしてしまうメモリセルを大幅に減少させることができるという第2の実施例の特徴を生かしながら、4分割したメモリセルアレイごとに冗長メモリセルアレイを持たずにすむため第2の実施例よりもチップ面積を小さくできる。冗長データ転送バス57〜60は各グループで共有されるために配線長や負荷が大きくなってしまうが、パラシリ変換される前の速度が遅いところでの冗長切換であるので速度的な問題は特に起こらない。
【0038】(実施例4)図14は、分割された各グループで冗長ヒューズ回路を共用できるように上記第3の実施例を発展させた本発明の第4の実施例を示すものである。図14において、図11と同一の機能を有するものには同一の番号を付して詳細な説明を省く。図14において、82a 〜82d は4分割されたノーマルメモリセルアレイ92a〜92d に共用される冗長ヒューズ回路であって、各々図15に示すように付加情報記憶部235 を備えたものである。83は冗長ヒューズ回路82a 〜82d の付加情報記憶部の出力87をデコードしてどのグループの冗長救済を実行するかを決定するためのパラシリ判定回路、88a 〜88d は冗長・ノーマル切換スイッチ41〜56への切換信号である。冗長ヒューズ回路82a 〜82d の各々から出力される冗長アドレス検知信号86a 〜86d は、図11の場合と同様に冗長メモリセルアレイ制御回路85に供給されるだけでなく、パラシリ判定回路83にも供給される。
【0039】図15は冗長ヒューズ回路82a 〜82d の回路図を示すものである。図15において、200 は第1の電源、201 〜206 はアドレス入力端子、207 〜212,229,230,240,241 はNMOSトランジスタ、213 〜218,231,232 はヒューズ素子、219 〜224,242,243 はPMOSトランジスタ、225 〜228,239 はインバータ、233 はプリチャージ信号入力端子、234 は冗長アドレス検知信号出力端子である。また、235 は端子234 から出力される冗長アドレス検知信号を受けて特定の記憶情報を出力する付加情報記憶部、236,237 は付加情報記憶部235 の出力端子、244 は内部ノードである。
【0040】本実施例の冗長ヒューズ回路は、従来のヒューズ回路に付加情報記憶部235 を付加した構成になっている。本実施例においては、アドレス入力端子201 〜206から入力されたアドレスがヒューズ素子213 〜218 にプログラムされたアドレスと一致すると(ヒューズが切断されていてノード244 の電荷がグランドに引き抜かれない状態)この回路の出力端子234 は『ハイレベル』を出力し、これが入力されたアドレスが冗長アドレスであることを示す冗長アドレス検知信号となっている。付加情報記憶部235 は、冗長アドレス検知信号の出力を受けて、記憶している2ビットの付加情報を出力する機能を有する。つまり、冗長救済の対象となるグループの識別番号を示す2ビット情報を付加情報記憶部235 に記憶させておけば、1組のヒューズ素子213 〜218 をいずれのグループでも使用できる。
【0041】なお、図15の付加情報記憶部235 の出力部は端子234 から冗長アドレス検知信号が出力されていない時はハイインピーダンスになる構成になっているが、回路形式はこの形にとらわれることはない。付加情報記憶部235 のヒューズ素子231,232 に代えて例えばSRAMなどの記憶素子を採用しても構わない。
【0042】図16はパラシリ判定回路83の回路図を示すものである。図16において、351 〜357 はインバータ、358 は4入力NOR回路、359 〜362 は3入力NAND回路、363 〜366 は冗長アドレス検知信号86a 〜86d を入力するための端子、367,368 は2ビットの付加情報87を入力するための端子、369 〜372 は切換信号88a 〜88d を出力するための端子である。
【0043】図16に示すパラシリ判定回路の動作は以下のとおりである。すなわち、端子363 〜366 のいずれかに冗長アドレス検知信号が入力された時、このパラシリ判定回路はアクティブになり、そうでない時は動作しない。本回路がアクティブの時は、2ビットの付加情報がインバータ352,353 及び3入力NAND回路359 〜362 によりデコードされる。付加情報の2ビットが例えばいずれも0である場合には、4つの出力端子369 〜372 のうちの1端子372 のみに『ハイレベル』の信号が出力される。
【0044】本実施例によれば、各グループのメモリセルアレイ間で冗長ヒューズ回路82a〜82d を共有することが可能となり、冗長救済効率が向上する。極端な例を挙げると、4分割されたノーマルメモリセルアレイ92a 〜92d のうちの1つ(例えば92a )に欠陥が局在する場合には、該1つのノーマルメモリセルアレイ(92a )のためにすべての冗長ヒューズ回路82a 〜82d を使用することも可能である。
【0045】なお、入力されたアドレスに対して同時に2つ以上のグループで欠陥がある場合にも救済可能とするためには、冗長メモリセルアレイ93、冗長ヒューズ回路82a 〜82d 、パラシリ判定回路83及び冗長メモリセルアレイ制御回路85を複数系統設ければよい。分割された各グループで冗長ヒューズ回路を共用できるように、上記第2の実施例(図6及び図7)を変形することも可能である。
【0046】(実施例5)図17及び図18は、パラレルデータをランダムに出力できるように前記第2の実施例を発展させた本発明の第5の実施例を示すものである。図17及び図18において、図6及び図7と同一の機能を有するものには同一の番号を付して説明を省く。718 〜733 はシフトレジスタ17とパラシリ変換回路21〜36との間に介在したシリアル・ランダム制御切換回路、734 〜749 はチップ外部から入力されるアドレス信号である。
【0047】図19はシリアル・ランダム制御切換回路718 〜733 の回路図を示すものである。図19において、750,751 はNMOSトランジスタ、752 はインバータ、753 はモード切換信号、754 は出力端子、755 は第1の入力端子、756 は第2の入力端子である。第1の入力端子755 には外部からのアドレス信号734 〜749 が、第2の入力端子756 にはシフトレジスタ17の出力が各々供給される。
【0048】モード切換信号753 が『ローレベル』ならば、シフトレジスタ17の出力がシリアル・ランダム制御切換回路718 〜733 を介してパラシリ変換回路21〜36に供給されるので、シリアルデータバス19には第2の実施例の場合と同様にシリアルデータが出力される。モード切換信号753 が『ハイレベル』ならば、外部からのアドレス信号734 〜749 がシリアル・ランダム制御切換回路718 〜733 を介してパラシリ変換回路21〜36に供給されるので、シリアルデータバス19にはアドレス信号734 〜749 に応じたデータがランダムに出力される。後者の動作モード(ランダムモード)を選択すれば、冗長ヒューズ回路やメモリセルアレイの特性試験などを容易に実施できるようになる。
【0049】なお、ランダムモードを選択できるように上記第1、第3及び第4の実施例を変形することも可能である。
【0050】
【発明の効果】本発明のシリアルポートを有するメモリは、並直列変換回路の並列部において欠陥セルからのデータを冗長メモリセルアレイからのデータに切り換えることによって、従来のシリアルポートを有するメモリとは異なり、高速なシリアルデータバスではなく、低速で動作するパラレルデータバスの所で冗長救済を行なう。したがって、高速のシリアル出力に対して冗長救済によって動作マージンが不足することがなくなり、プロセスのばらつきや温度、電源電圧の変動に対して強いメモリを作ることができる。この結果、歩留りの向上を図ることができ、コストの低減を実現することができる。また、動作マージンの設計を楽に行なうことができるため、半導体メモリの開発期間の短縮が図られ、開発コストの低減にも貢献できる。




 

 


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