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発明の名称 メモリアクセス装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−114509
公開日 平成7年(1995)5月2日
出願番号 特願平5−259835
出願日 平成5年(1993)10月18日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 岡林 一郎
要約 目的
メモリアクセス装置において、アドレスの例外検出を計算ステージ以外のステージで行って、計算ステージの実行時間を短縮し、クリティカルパスとなるのを防止する。

構成
リード用及びライト用の各アドレス生成手段1a,1bはアドレスを生成し、各々アドレスラッチ2a,2bを経由してアドレスバッファ3a,3bに格納され、この格納された時点で各アドレス生成手段1a,1bは計算ステージを終了する。各アドレスバッファ3a,3bのボトム側から出力されるアドレスによりメモリ10をアクセスする。例外検出手段4a,4bは、アドレスバッファ3a,3bからアドレスが出力される前の段階、具体的にはアドレスラッチ2a,2bにラッチされた段階でアドレスの例外検出を行う。従って、計算ステージの実行時間が短縮される。
特許請求の範囲
【請求項1】 外部デバイスのアドレスを生成する複数のアドレス生成手段と、 前記複数のアドレス生成手段が生成したライトに対応するアドレスのうち何れか1つを格納する第1のアドレスバッファと、前記複数のアドレス生成手段が生成したリードに対応するアドレスのうち何れか1つを格納する第2のアドレスバッファと、前記第1のアドレスバッファの出力と第2のアドレスバッファの出力とを選択するセレクタとを具備し、前記複数のアドレス生成手段は、第1のアドレスバッファ又は第2のアドレスバッファによるアドレスの格納動作が終了した時点で次のアドレス生成動作へ移行し、前記セレクタにより選択された第1のアドレスバッファ又は第2のアドレスバッファから出力されるアドレスにより順次前記外部デバイスのアクセスを行うことを特徴とするメモリアクセス装置。
【請求項2】 複数のアドレス生成手段は、外部デバイスのライトアドレスを生成する第1のアドレス生成手段と、外部デバイスのリードアドレスを生成する第2のアドレス生成手段とから成ることを特徴とする請求項1記載のメモリアクセス装置。
【請求項3】 外部デバイスのアドレスを生成するアドレス生成手段と、前記アドレス生成手段が生成したアドレスを格納するアドレスバッファとを具備し、前記アドレスバッファから出力されるアドレスにより順次前記外部デバイスのアクセスを行うメモリアクセス装置であって、前記アドレス生成手段は、前記アドレスバッファによるアドレスの格納動作が終了した時点で次のアドレス生成動作へ移行するものであり、前記アドレス生成手段から出力されたアドレスに関する例外検出動作を行う例外検出手段を具備し、前記例外検出手段は、前記アドレスバッファからアドレスが前記外部デバイスに出力されるまでの間に例外検出動作を行い、前記アドレスバッファから出力されるアドレスに例外が発生しているとき例外発生を通知するものであることを特徴とするメモリアクセス装置。
【請求項4】 アドレス生成手段の出力をラッチするアドレスラッチを有し、例外検出手段は、前記アドレスラッチにアドレスがラッチされている際にそのラッチされたアドレスに関する例外検出を行い、アドレスバッファは、前記アドレスラッチにラッチされたアドレス生成手段の出力を格納するアドレスフィールドと、例外検出手段による例外検出結果を格納する例外フィールドとを有し、前記アドレスラッチからアドレスが前記アドレスバッファへ移される時点で例外検出手段による例外検出結果を前記例外フィールドへ同時に書き込むことを特徴とする請求項3記載のメモリアクセス装置。
【請求項5】 例外検出手段は、外部デバイスのリードアドレス用の例外検出手段と、ライトアドレス用の例外検出手段とから成ることを特徴とする請求項3又は請求項4記載のメモリアクセス装置。
【請求項6】アドレスバッファから出力されるライトに対応するアドレスに例外が発生しているとき、例外発生手段から例外発生を通知し、外部デバイスへのライト動作は行わないことを特徴とする請求項3又は請求項4記載のメモリアクセス装置。
【請求項7】 アドレスバッファは先入れ先だしのアルゴリズムで動作することを特徴とする請求項1、請求項2、請求項3又は請求項4記載のメモリアクセス装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、計算機システムの周辺装置として用いられるダイレクトメモリアクセスコントローラ(Direct Memory Access Controller:DMAC)等のメモリアクセス装置に関する。
【0002】
【従来の技術】今日、計算機システムにおいては、周辺装置との間で高速なデータ転送が必要であり、そのためにメモリアクセス装置を有するものが多い。また、並列計算機でもプロセッサ間のデータ転送は重要な問題であり、ここにもメモリアクセス装置が必要である。このメモリアクセス装置として汎用のプロセッサを用いると、複雑なアドレス計算が行えると共に、アドレス保護も可能になるので、最近は用いられることが多い。
【0003】以下、図面を参照しながら、従来のメモリアクセス装置の構成を説明する。ここではプロセッサを用いた例である。図7は、従来のメモリアクセス装置の構成図、図8は同従来例のタイミングチャート図である。
【0004】図7において、10は外部デバイスとしてのメモリ、20は本発明に係るメモリアクセス装置、30はプロセッサ、40は前記メモリアクセス装置20からデータが書き込まれるレジスタ、50は周辺機器としてのプリンタである。
【0005】前記メモリアクセス装置20の内部において、32は制御レジスタであって、前記プロセッサ30からの指令を受けてメモリアクセス装置20を起動させる機能を有する。
【0006】また、4は例外検出手段であって、マルチユーザ・マルチタスク時のメモリ保護を目的としてアドレスが所定の範囲に入っているか否か、又はデバッグのためのブレークポイントのためにアドレスが所定の値と一致しているか等の種々の例外検出を行うものである。また、26はリードラッチ、27はライトアドレスバッファ、8は前記ライトアドレスバッファ27と、リードラッチ26の選択を行うセレクタである。前記メモリ10、メモリアクセス装置20、レジスタ40及び周辺機器50は、各々アドレスバス11及びデータバス33により接続される。また、12は演算部、13は内部レジスタであって、この内部レジスタ13と演算部12とは内部バス25で接続される。18は命令メモリ、19は前記命令メモリ18に接続された解読部である。
【0007】前記のように構成されたメモリアクセス装置は次のように動作する。基本的には、解読部19は命令メモリ18より命令をフェッチし、解読して演算部12に指示を与える。演算部12は内部バス25経由で内部レジスタ13とデータの授受を行って計算を行う。これ等の動作は、命令フェッチ、レジスタリード、計算、レジスタライトの4段パイプラインが一般的である。
【0008】メモリ10へのアクセスは次のようになる。先ず、メモリ10を読む場合は、演算部12でアドレス計算をし、リードラッチ26経由でメモリ10のリードを行う。この動作は、命令コードで言えば、ロード命令(load)に対応する。「ld (r1) r2」は、メモリ10のr1内のアドレスをリードして、その内容を内部レジスタ13のアドレスr2に格納することを意味する。このメモリ10からのデータのリードは、図8に示すように、計算ステージで行われる。
【0009】一方、メモリ10へ書く場合は、演算部12でアドレス計算をし、ライトアドレスバッファ27経由でメモリ10へのライトを行う。この動作は、命令コードで言えばストア命令(store)に対応する。「st (r1) r2」はr1内のアドレスにr2を格納することを意味する。実際にメモリ10へのデータのライトは、図8に示すようにレジスタライトステージの後に行う。ライトアドレスバッファ27は先入れ先だし装置であり、アドレスとデータを組にして複数個格納する。メモリ10を他デバイスが使用していない間に、ボトム側から順次アクセスする。ライトアドレスバッファ27がフルになるまでは後続命令の実行が可能となる。
【0010】前記のメモリ10に対するリード動作及びライト動作の選択は、セレクタ8によりリードラッチ26又はライトアドレスバッファ27を選択することで行われるが、リードを優先するのが一般的である。
【0011】そして、前記例外検出手段4による例外検出は、リード(ld)動作及びライト(st)動作共に計算ステージで行われ、その例外検出動作はアクセスすべきアドレスを生成した時点で同時に行われる。
【0012】
【発明が解決しようとする課題】しかしながら、前記従来のような構成では、次のような問題点が存在する。すなわち、メモリリードの場合に、計算ステージでは、演算部12によりリードアドレスを計算し、この計算したアドレスによりメモリ10からデータを実際にリードすると共に、例外検出手段4による例外検出をも行っているため、この計算ステージの実行に多くの時間を要する。しかも、例外検出に余裕を持たせようとすると、計算ステージの実行時間が更に長くなり、従って、その計算ステージが終了するまで後続命令の処理が行えない。その結果、この計算ステージがボトルネック(クリティカルパス)になる可能性が高く、この計算ステージが伸延するほど、実効性能が低下する。
【0013】本発明は上記問題点に鑑み、その目的は、メモリアクセス装置において、アドレスの例外検出を計算ステージ以外の他のステージで行い得る構成とすることにより、その例外検出に十分な余裕を与えつつ、計算ステージの実行時間を短縮して、実効性能の向上を図ることにある。
【0014】
【課題を解決するための手段】上記問題点を解決するため、本発明では、計算したリードアドレスを格納するアドレスバッファを設け、このバッファにリードアドレスを格納した時点でリードアドレスの計算ステージを終了し、前記格納されたリードアドレスに基づくメモリからのデータの実際のリード動作が開始されるまでに、そのバッファに格納されたリードアドレスの例外検出を行う構成とする。
【0015】つまり、請求項1記載の発明のメモリアクセス装置は、外部デバイスのアドレスを生成する複数のアドレス生成手段と、前記複数のアドレス生成手段が生成したライトに対応するアドレスのうち何れか1つを格納する第1のアドレスバッファと、前記複数のアドレス生成手段が生成したリードに対応するアドレスのうち何れか1つを格納する第2のアドレスバッファと、前記第1のアドレスバッファの出力と第2のアドレスバッファの出力とを選択するセレクタとを設け、前記複数のアドレス生成手段は、第1のアドレスバッファ又は第2のアドレスバッファによるアドレスの格納動作が終了した時点で次のアドレス生成動作へ移行し、前記セレクタにより選択された第1のアドレスバッファ又は第2のアドレスバッファから出力されるアドレスにより順次前記外部デバイスのアクセスを行う構成を特徴とする。
【0016】また、請求項3記載の発明のメモリアクセス装置では、外部デバイスのアドレスを生成するアドレス生成手段と、前記アドレス生成手段が生成したアドレスを格納するアドレスバッファとを具備し、前記アドレスバッファから出力されるアドレスにより順次前記外部デバイスのアクセスを行うメモリアクセス装置であって、前記アドレス生成手段は、前記アドレスバッファによるアドレスの格納動作が終了した時点で次のアドレス生成動作へ移行するものであり、前記アドレス生成手段から出力されたアドレスに関する例外検出動作を行う例外検出手段を具備し、前記例外検出手段は、前記アドレスバッファからアドレスが前記外部デバイスに出力されるまでの間に例外検出動作を行い、前記アドレスバッファから出力されるアドレスに例外が発生しているとき例外発生を通知する構成を特徴としている。
【0017】更に、請求項4記載の発明のメモリアクセス装置では、前記請求項3記載の発明を限定し、アドレス生成手段の出力をラッチするアドレスラッチを設け、例外検出手段は、前記アドレスラッチにアドレスがラッチされている際にそのラッチされたアドレスに関する例外検出を行い、アドレスバッファは、前記アドレスラッチにラッチされたアドレス生成手段の出力を格納するアドレスフィールドと、例外検出手段による例外検出結果を格納する例外フィールドとを有し、前記アドレスラッチからアドレスが前記アドレスバッファへ移される時点で例外検出手段による例外検出結果を前記例外フィールドへ同時に書き込む構成を特徴としている。
【0018】
【作用】上記した構成によって、請求項1及び請求項3記載の発明のメモリアクセス装置では、リードアドレスが生成されてアドレスバッファに格納された時点で計算ステージが終了して、後続の命令が実行され始め、この後続の命令の実行中において前記アドレスバッファのボトム側のリードアドレスから順次メモリ等の外部デバイスに対してアクセスが実行される。従って、従来のように計算ステージでリードアクセスを実行する場合に比して計算ステージの実行時間が短くなると共に、前記アドレスバッファにリードアドレスが格納されている間に例外検出手段による例外検出を行い得るので、その分、より一層に計算ステージでの処理量を減らして、計算ステージの実行時間を短くできる。
【0019】また、請求項4記載の発明のメモリアクセス装置では、アドレス生成手段が新たなアドレスを生成し、これがアドレスラッチにラッチされると、この状態で例外検出手段がそのラッチされたアドレスに関する例外検出を行う。そして、前記アドレスラッチにラッチされたアドレスがアドレスバッファのアドレスフィールドに移される際に、これと同時に上記例外検出手段の例外検出結果が前記アドレスバッファの例外フィールドに格納されるので、アドレスバッファにおいて、例外のあるアドレスがボトム側に来た時点でその例外検出が外部に通知されて、アドレスとその例外発生との出力の時間的タイミングが一致する。
【0020】
【実施例】
(実施例1)以下、本発明の実施例1のメモリアクセス装置について、図面を参照しながら説明する。図1は本発明の実施例1におけるメモリアクセス装置の構成図、図2は同実施例のアドレス生成手段の構成図、図3、図4は同実施例におけるタイミングチャート図である。
【0021】図1において、10は外部デバイスとしてのメモリ、20は本発明に係るメモリアクセス装置、30はプロセッサ、50は周辺機器としてのプリンタであって、これ等はアドレスバス11及びデータバス33により相互に接続される。
【0022】前記メモリアクセス装置20の内部において、32は制御レジスタであって、前記プロセッサ30からの指令を受けてメモリアクセス装置20を起動させる機能を有する。
【0023】また、前記メモリアクセス装置20の内部において、1aはライト用のアドレス生成手段、1bはリード用のアドレス生成手段、2aはライト用のアドレスラッチ、2bはリード用のアドレスラッチである。
【0024】更に、3aはライト用のアドレスバッファ、3bはリード用のアドレスバッファであって、これ等のアドレスバッファ3a,3bは共にアドレスフィールド5a,5b及び例外フィールド6a,6bを有する。8はセレクタであって、前記ライト用のアドレスバッファ3aとリード用のアドレスバッファ3bとの何れか一方を選択する。4aはライトアドレスの例外検出を行うライト用の例外検出手段、4bはリードアドレスの例外検出を行うリード用の例外検出手段である。
【0025】7は制御手段であって、前記セレクタ8を制御すると共に、前記ライト用及びリード用の各アドレスバッファ3a,3bの例外フィールド6a,6bに格納された例外検出結果から例外信号9を生成する。15はメモリ10にライトすべきデータを格納する出力データバッファ、16は前記メモリ10からリードしたデータがデータバス33を経て入力される入力データバッファ、17aは前記出力データバッファ15にデータを出力する内部レジスタ、17bは前記入力データバッファ16に入力されたデータを格納する内部レジスタであって、前記出力及び入力の各データバッファ15、16は、前記対応するライト用及びリード用のアドレスバッファ3a、3bと同一容量に設定されていて、ライトすべきデータとその格納場所、及びリードしたデータとその格納場所とが予め対応付けられる。
【0026】また、図2はリード用のアドレス生成手段1bの内部構成を示し、12は演算部、13は内部レジスタ、18は命令メモリ、19は解読部である。ライト用のアドレス生成手段1aの内部構成は図示しないが、前記リード用のアドレス生成手段1bと同一である。
【0027】以上のように構成されたメモリアクセス装置における基本動作を説明する。例外検出については後述する。ここではアドレスの流れを中心に説明する。
【0028】アドレス生成手段1a,1bの生成したリードアドレス又はライトアドレスは、各々対応するアドレスラッチ2a,2b、アドレスバッファ3a,3b及びセレクタ8を経由し、最終的にはアドレスバス11よりメモリ10に送出される。ここで、アドレスバッファ3a,3bは先入れ先出し装置であり、そのアドレスフィールド5a,5bに格納された複数のアドレスはボトム側より順次取り出され、メモリ10のアクセスに用いられる。
【0029】制御手段7はライト用のアドレスバッファ3aとリード用のアドレスバッファ3bとの何れか一方の選択を行う。その選択のアルゴリズムは、リード優先、ライト優先、ランダム等がある。また、メモリ10としてダイナミックメモリを用いている場合は、連続する方を優先する手法もある。
【0030】リード用のアドレス生成主段1bは、図2に示すように、解読部19が命令メモリ18より命令をフェッチした上で、解読し、指示を演算部12に与える。演算部12は内部レジスタ13との間でデータの授受を行って、計算を行い、リードアドレスを生成する。最終的に生成されたリードアドレスはアドレスラッチ2bへ格納される。ライト用のアドレス生成手段1aも全く同様の構成である。
【0031】次に、リード及びライト用のアドレス生成の動作タイミングを説明する。動作は、命令フェッチ、レジスタリード、計算、レジスタライトの4段パイプラインである。即ち、通常のレジスタ間計算は、1.解読部19が命令メモリ18より命令フェッチし、2.解読部19の指示により演算部12が内部レジスタ13をリードし、3.解読部19の指示により演算部12がアドレスを計算し、4.解読部19の指示により演算部12が内部レジスタ13へ計算結果をライトする、の4段階で処理される。
【0032】メモリアクセス時は次のように動作する。この際のタイミイングチャートを図3に示す。
【0033】1)メモリリードの場合1.解読部19が命令メモリ18より命令フェッチし、2.解読部19の指示により演算部12が内部レジスタ13をリードし、3.解読部19の指示により演算部12がリードアドレスを計算し、4.解読部19の指示により演算部12がアドレスラッチ2bへ計算結果をライトする。
【0034】2)メモリライトの場合1.解読部19が命令メモリ18より命令フェッチし、2.解読部19の指示により演算部12が内部レジスタ13をリードし、3.解読部19の指示により演算部12がライトアドレスを計算し、4.解読部19の指示により演算部12がアドレスラッチ2aへ計算結果をライトする。
【0035】何れの場合も、実際のメモリアクセスはアドレスラッチ2a,2bからアドレスバッファ3a,3bにアドレスが移され、そのアドレスバッファ3a,3bのボトム側より取り出される際に行われる。
【0036】以上の動作を命令コードで書けば、次のようになる。従来例でld,stと記述したものが、mvと記述される。
【0037】1)メモリリードの場合記述:mv r1 rabmvはmove(データの移動)、r1はレジスタ番号、rab(ReadAddress Buffer) はリード用のアドレスバッファ3bを意味する。r1の内容をrabに移動することでリードアクセスを記述する。
【0038】2)メモリライトの場合記述:mv r1 wabmvはmove(データの移動)、r1はレジスタ番号、wab(WriteAddress Buffer) はアドレスバッファ3aを意味する。r1の内容をwabに移動することでライトアクセスを記述する。
【0039】次にリードアクセスが連続する場合を図4に示す。リードアドレスの生成に2ステップ要するものとする。命令a1及び命令a2でリードアドレスの計算を行い、命令a2の後段でアドレスラッチ2bへ計算結果をライトする。その後、メモリリード動作aを実行する。後続するシーケンスでは、命令b1及び命令b2でリードアドレスの計算を行い、命令b2の後段でアドレスラッチ2bへ計算結果をライトする。その後、メモリリード動作bを実行する。
【0040】ここで、計算ステージではリードアドレスの計算が終了しアドレスラッチ2bへの計算結果のライト動作が行われた時点で、次の後続命令b1,b2に対するリードアドレスの計算を開始するので、計算ステージの実行時間が短縮される。しかも、メモリリードaの動作を行っている間に、後続命令b1、b2に関する処理(即ち、リードアドレスのアドレスラッチ2bへのライト動作)が待たされずに実行されるので、メモリリードa及びbは連続して行え、複雑なアドレス計算時でも連続的なリードアクセスが実現される。
【0041】次に例外検出について前記図面を用いて説明する。
【0042】リード用及びライト用の例外検出手段4a,4bは、対応するアドレスラッチ2a,2bから出力を受けると共に、対応するアドレスバッファ3a,3bの例外フィールド6a,6bと接続される。両例外検出手段4a,4bは共に同様の動作を行うので、以下、リード用の例外検出手段4bの動作を説明する。
【0043】リード用の例外検出手段4bは、アドレスラッチ2bに新たなアドレスが格納されると、そのアドレスについて例外検出を行なう。例外検出手段4bは、アドレスラッチ2bからアドレスバッファ3bのアドレスフィールド5bにリードアドレスが移されるタイミングで、例外検出の結果をリード用のアドレスバッファ3bの例外フィールド6bへ格納する。そして、例外のあるリードアドレスがアドレスバッファ3aのボトム側に来た際に、例外フィールド6bに格納された例外検出の結果が制御手段7へ供給され、この制御手段7から、検出された例外が例外信号9として外部へ送出される。
【0044】前記例外検出のタイミングは図3に示すようにレジスタライトステージで行う。この例外検出は、リードアドレスがリード用のアドレスバッファ3bから出力されるまでの間、特にアドレスラッチ2bに格納されている間に検出すれば十分であるので、1サイクルの時間が使用でき、この部分がボトルネックになることはない。
【0045】例外検出手段4bがアドレスバッファ3bの例外フィールド6bに書き込む値は、検出した例外の種類に応じて、例えば、例外がない場合は00、アドレスが所定の範囲を逸脱した場合は01、所定の値と一致した場合は10とする。
【0046】制御手段7は、前記例外フィールド6bの値に応じて動作を制御する。例えば、先の例に対応させると、例外の無い00の場合は通常のメモリアクセスを行い、例外を検出した01又は10の場合はメモリアクセスを行わず、例外信号9を送出し、又はライト時に限りメモリアクセスを禁止するように制御する。
【0047】以上のように、本実施例によれば、複雑なアドレス計算時でもリードアドレスラッチ2bへのリードアドレスの格納後は次のリードアドレスの計算を行って、リードアドレスの計算ステージの実行時間を短縮しつつ、連続的なリードアクセスが実現されると共に、計算ステージの終了後にリードアドレスがリード用アドレスバッファ3bから出力されるまでの間にリードアドレスの例外検出を行えばよいので、リードアドレスの例外検出に十分な余裕を持ちながら、その例外検出を上記計算ステージ以外で行う時間分、計算ステージの実行時間をより一層に短縮して、メモリアクセス装置の実効性能の向上を図ることにある。
【0048】尚、本実施例では、アドレス生成手段1a,1bは内部にリード用とライト用の2系統を設けたが、外部に配置してもよく、また1系統又は、例えばリード用、リード用、ライト用等の3系統以上を配置してもよい。
【0049】また、例外検出手段4a、4bはリード用とライト用の双方に設けたが、少くともリード用に設ければ足りる。更に、外部デバイスは本実施例ではメモリ10としたが、他のディスク等であってもよいのは勿論のこと、これ等外部デバイスが複数存在する場合には、これ等に対応した複数のリード用アドレスバッファ及び例外検出手段を設ければよい。
【0050】(実施例2)図5は、本発明の実施例2のメモリアクセス装置を示す。前記実施例1では、データを格納するレジスタ17a、17bをメモリアクセス装置20内部に設けたのに代え、外付けとして外部に外部デバイス40a、40bを設けたものである。
【0051】従って、本実施例では外部デバイスとのデータ転送が実現できる。
【0052】尚、以上の説明では、アドレス生成手段1a、1bを各々リード専用、ライト専用としたが、これに代えて、図6に示すように、リードアドレス及びライトアドレスの双方を生成する複数のアドレス生成手段1a´、1b´を設け、その生成したリード又はライトアドレスを対応するリード用、ライト用のアドレスバッファ3a、3bに出力するようにしてもよい。この場合には、アドレス生成手段1a´、1b´をリード用及びライト用の各アドレスバッファ3a、3bに選択的に切換え接続するセレクタ21a、21bを設ける。同図aでは、これ等のセレクタ21a、21bをアドレス生成手段1a´、1b´とアドレスラッチ2a、2bとの間に配置し、同図bでは、アドレスラッチ2a、2bとアドレスバッファ3a、3bとの間に配置している。この場合には、アドレス生成手段1a,1bが同質であるので、3個以上の複数個設けることが容易であり、規模を容易に拡張できる。
【0053】
【発明の効果】以上説明したように、本発明のメモリアクセス装置によれば、アドレスバッファを設け、アドレスを前記バッファに格納した時点で計算ステージを終了し、アドレスが前記アドレスバッファに格納されている段階でアドレスの例外検出を行う構成としたので、アドレスの例外検出を余裕を持って行いつつ、計算ステージの実行時間を短縮でき、計算機の演算性能の高速化を図ることができる。




 

 


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