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発明の名称 半導体記憶装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−110786
公開日 平成7年(1995)4月25日
出願番号 特願平5−257040
出願日 平成5年(1993)10月14日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 隅田 圭三 / 森 俊樹
要約 目的
半導体記憶装置の列アドレスのサイズに関わらず画像データのサイズを選択でき、アクセスする矩形領域のサイズを選択でき、アクセスする方向を選択できる高速で簡単な構成の半導体記憶装置を提供する。

構成
バンク制御回路4がバンクアドレス“3”を受け取り、カウンタ2、3が外部列アドレス“dd”を分担して記憶し、レジスタ1が“1”を記憶すると、カウンタ3の出力Qとカウンタ2の出力Qとが合成されて内部列アドレスが出力される。これにより、バンクアドレス“3”で指定されるバンクの前記内部列アドレスで指定されるデータが出力される。その後、レジスタ1の出力Qは“1”のためカウンタ3は動作せずカウンタ2のみが動作することによって水平方向のデータの読み出しが順次行なわれる。そして、カウンタ2の出力Qが“f”となりキャリー出力Cが“1”となると、バンク制御回路4はバンクアドレスを“2”に変更する。
特許請求の範囲
【請求項1】 複数個のメモリセルからなるメモリセルアレイを有する複数個のバンクと、外部から外部列アドレスを入力し該外部列アドレスから内部列アドレスを順次生成するアドレス制御手段とを備え、前記複数個のバンクのうちバンクアドレスで指定されるバンクのメモリセルアレイの複数個のメモリセルの中の行アドレス及び前記内部列アドレスで指定されるメモリセルに対して読み出し又は書き込み即ちアクセスが行なわれる半導体記憶装置において、前記アドレス制御手段は、アクセス方向を記憶するアクセス方向レジスタと、それぞれに対応して分割された前記外部列アドレスを記憶し前記アクセス方向レジスタの出力信号に基づいて動作状態が制御される複数のカウンタと、前記アクセス方向レジスタの出力信号及び前記複数個のカウンタのキャリー信号に基づいて前記バンクアドレスを変更するバンクアドレス変更手段とを有し、前記複数個のカウンタの出力信号を合成して前記内部列アドレスとして出力することを特徴とする半導体記憶装置。
【請求項2】 複数個のメモリセルからなるメモリセルアレイを有する複数個のバンクと、外部から外部列アドレスを入力し該外部列アドレスから内部列アドレスを順次生成するアドレス制御手段とを備え、前記複数個のバンクのうちバンクアドレスで指定されるバンクのメモリセルアレイの複数個のメモリセルの中の行アドレス及び前記内部列アドレスで指定されるメモリセルに対して読み出し又は書き込み即ちアクセスが行なわれる半導体記憶装置において、前記アドレス制御手段は、アクセス方向を記憶するアクセス方向レジスタと、それぞれに対応して分割された前記外部列アドレスを記憶する複数個のカウンタ及び複数個の列アドレスレジスタと、前記アクセス方向レジスタ及び前記複数個の列アドレスレジスタの出力信号に基づいて前記複数個のカウンタの出力信号にそれぞれ選択的に1を加算することによって前記内部列アドレスを同時に複数個生成する内部列アドレス生成手段とを有し、前記複数個のバンクのそれぞれは、前記内部列アドレス生成手段により同時に生成される複数個の前記内部列アドレスにそれぞれ対応して設けられた複数個の列デコーダと、該複数個の列デコーダにより指定されるメモリセルにそれぞれ対応する複数個のデータのアクセス順序を前記複数個の列アドレスレジスタの出力信号に基づいて決定するアクセス順序決定手段を有していることを特徴とする半導体記憶装置。
【請求項3】 前記複数個のカウンタのそれぞれは、当該カウンタの動作条件を記憶する動作条件レジスタと、該動作条件レジスタの出力信号に基づいてキャリー信号の発生条件を変更するキャリー信号発生条件変更手段と、前記動作条件レジスタの出力信号に基づいて選択的にビットの値を固定するビット固定手段とを有していることを特徴とする請求項1又は2に記載の半導体記憶装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、画像情報等の多次元データを演算し又は表示するために一時的に蓄えておく半導体記憶装置に関するものである。
【0002】
【従来の技術】近年、画像情報をデジタルで記憶し通信するために、画像データを圧縮して記憶し送信を行ない表示時に伸張することが行なわれるようになってきている。画像データの圧縮、伸張は、画像データの二次元的依存性と時間軸方向の空間的依存性とを利用して行なわれる。前記の理由から、画像の微小な矩形領域に対応する画像データの読み出し及び書き込み(以後アクセスと記す)を、高速に且つ任意に行なうことができる半導体記憶装置が要望されている。
【0003】また、高速化するマイクロプロセッサやデジタルシグナルプロセッサに対応するため、シンクロナスDRAM(以後SDRAM と略す)が製品化されつつある。例えば、電子情報通信学会1993年春期大会併催講演会p16 〜p20 に記載されるように、SDRAM はロウアクセスタイムやカラムアクセスタイムは従来のDRAMとあまり変わらないが、列アドレスを順次内部で発生する機能を持ちパイプライン動作を行なうことによって、連続した同一行列アドレスのデータに対して高速にアクセスできる。
【0004】以下、半導体記憶装置の従来例としての従来のSDRAM について図20〜図23を参照しながら説明する。
【0005】本従来例では8ビット×2MのSDRAM を想定しており、行アドレス11ビット、バンクアドレス1ビット、列アドレス9ビットでアドレッシングされる。画像データを1画素当たり8ビットのデータとして記憶し、水平方向に最大512画素、垂直方向に最大4096画素のデータを蓄える。
【0006】図20は従来のSDRAM を示すブロック図であり、図20において、10はロウデコーダ、13はカラムデコーダ、11はメモリセルアレイ、12はセンスアンプであり、ロウデコーダ10とカラムデコーダ13とメモリセルアレイ11とセンスアンプ12とにより1つのバンクが構成され、本従来例では、2つのバンク(バンク(0) 14、バンク(1) 15) が設けられている。16はアドレスコントロラ、17は入出力バッファ、18はクロックジェネレータである。なお、図20では簡略化のため制御信号は書き込んでいない。
【0007】図21は従来のSDRAM が備えたアドレスコントロラ16の内部の列アドレス制御部を示すブロック図であり、図21において、20はバンク制御回路、21はカウンタである。カウンタ21は本従来例では9ビットで構成される。
【0008】図22は従来のSDRAM のアドレスと画像データとの対応関係を示す図である。ここで、図中の数値は全て16進数で表示してある。
【0009】図22において、最小の長方形は1つの画素を示し、各々の画素に対して行アドレス、バンクアドレス、列アドレスを図のように割り当てる。画素の水平方向のアドレスをX[8:0]、垂直方向のアドレスをY[11:0]で表し、従来のSDRAM の行アドレスをR[10:0]、バンクアドレスをB[0]、列アドレスをC[8:0]で表す(ただし、[i:j]はビットiからビットjまでのi−j+1個のビットからなるビット列の値を示し、[i]はビットiの値即ち“1”又は“0”を示している)と、C[8:0]=X[8:0]
B[0]=Y[0]
R[10:0]=Y[11:1]
で示される対応関係がある。
【0010】以上のように構成された従来のSDRAM を画像メモリとして使い、8×8画素の矩形領域に相当するデータを読み出す場合における動作を図23に基づいて説明する。
【0011】図23は、画像メモリとしての従来のSDRAM において、左上点の座標(1d,3d)で示される8×8画素の矩形領域に相当するデータを読み出す場合の動作の前半部を示すタイミング図である。ここで、図中の数値は全て16進数で表示してある。また、SDRAM は複数個の外部制御信号により内部動作を決定するが、本説明では、説明を簡単にするため複数個の外部制御信号の“1”、“0”には言及せず、アクティブコマンドAC、リードコマンドRC、プリチャージコマンドPCと呼ぶ。アクティブコマンドACは、行アドレス、バンクアドレスと共に与えられ、SDRAM 即ち半導体記憶装置は指定されたバンクの指定された行を活性化する。リードコマンドRCは、列アドレス、バンクアドレスと共に与えられ、半導体記憶装置は指定されたバンクの指定されたデータを外部に出力する。プリチャージコマンドPCは、バンクアドレスと共に与えられ、半導体記憶装置は指定されたバンクをプリチャージする。
【0012】図23に示すように、T1のタイミングからアクティブコマンドACにより、バンクアドレス“1”、行アドレス“1e”を受け取ると、アドレスコントロラ16は行アドレスを記憶しバンク(1) 行アドレス信号を出力する。バンク(1) 15のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。
【0013】T2のタイミングからリードコマンドRCにより、バンクアドレス“1”、列アドレス“1d”を受け取ると、アドレスコントロラ16はその内部のバンク制御回路20、カウンタ21にそれぞれバンクアドレス、列アドレスを記憶し、内部列アドレスを出力する。バンク(1) 15のカラムデコーダ13は、指定された列アドレスによりセンスアンプ12のデータを選択してバンク(1) 内部データ信号として出力する。入出力バッファ17は、内部バンクアドレスによりバンク(1) 15のデータを外部データ信号として出力する(T4のタイミング)。
【0014】T3のタイミングからは、アドレスコントロラ16内のカウンタ21が、指定された列アドレスに順次“1”を加算したアドレスを出力することによって、水平方向のデータの読み出しが順次行なわれる。
【0015】T5のタイミングからアクティブコマンドACにより、バンクアドレス“0”、行アドレス“1f”を受け取ると、アドレスコントロラ16はバンク(0) 14の行アドレスを記憶し、バンク(0) 行アドレス信号を出力する。バンク(0) 14のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。この期間においても、バンク(1) 15に対しては影響を及ぼさないので、バンク(1) 15からのデータは順次出し続けることが可能である。
【0016】T6のタイミングからリードコマンドRCにより、バンクアドレス“0”、列アドレス“1d”を受け取ると、アドレスコントロラ16はその内部のレジスタ20、カウンタ21にそれぞれバンクアドレス、列アドレスを記憶し、内部列アドレスを出力する。バンク(0) 14のカラムデコーダ13は、指定された列アドレスによりセンスアンプ12のデータを選択してバンク(0) 内部データ信号として出力する。入出力バッファ17は内部バンクアドレスによりバンク(0) 14のデータを外部データ信号として出力する。
【0017】T7のタイミングで、バンク(1) 15に対するプリチャージコマンドPCを受け取ると、バンク(1) 15のロウデコーダ10が非活性となりセンスアンプ12とメモリセルアレイ11とが切り離され、その後、センスアンプ12が非活性となり、次のアクセスに備える。この期間においても、バンク(0) 14に対しては全く影響を及ぼさないので、バンク(0) 14からのデータは順次出し続けることが可能である。
【0018】以上の動作を行アドレスを変えながら順次行なうことによって、所定の開始位置で指定される任意の矩形領域に対して、1回目のロウアクセスタイムと最後のプリチャージ時間とを除き各々のロウアクセスタイム及びプリチャージ時間がパイプライン処理のために外部から見えなくなり高速なアクセスが可能となる。
【0019】
【発明が解決しようとする課題】ところで、従来のSDRAM において高速にアクセスするためには、同一行アドレスにアクセスするか、又は、異なる行アドレスにアクセスする場合には異なるバンクにアクセスし連続した列アドレスへのアクセス中に異なるバンクに対してプリチャージとセンスアンプの活性化とを行なう必要がある。
【0020】従って、従来のSDRAM を画像メモリとして画像処理システムに用いた場合、矩形領域の画像データに対して高速アクセスを行なうためには次のような制約を受ける。
【0021】(1)扱える画像データの水平方向のサイズが、使用するSDRAM の列アドレス以下に制限される。
【0022】(2)水平走査線の読み出し画素数の最小値が、例えば8画素以上というように制限される。
【0023】(3)アクセスする順番が、水平方向に先に読み出した後垂直方向に1行ずつずらすというものに限られる。
【0024】本発明は、前記に鑑みなされたものであって、半導体記憶装置の列アドレスのサイズに関わらずデータのサイズを選択でき、アクセスする矩形領域のサイズを選択でき、アクセスする方向を選択できる高速で簡単な構成の半導体記憶装置を提供することを目的とする。
【0025】
【課題を解決するための手段】前記の目的を達成するため、具体的に請求項1の発明が講じた解決手段は、複数個のメモリセルからなるメモリセルアレイを有する複数個のバンクと、外部から外部列アドレスを入力し該外部列アドレスから内部列アドレスを順次生成するアドレス制御手段とを備え、前記複数個のバンクのうちバンクアドレスで指定されるバンクのメモリセルアレイの複数個のメモリセルの中の行アドレス及び前記内部列アドレスで指定されるメモリセルに対して読み出し又は書き込み即ちアクセスが行なわれる半導体記憶装置を対象とし、前記アドレス制御手段は、アクセス方向を記憶するアクセス方向レジスタと、それぞれに対応して分割された前記外部列アドレスを記憶し前記アクセス方向レジスタの出力信号に基づいて動作状態が制御される複数のカウンタと、前記アクセス方向レジスタの出力信号及び前記複数個のカウンタのキャリー信号に基づいて前記バンクアドレスを変更するバンクアドレス変更手段とを有し、前記複数個のカウンタの出力信号を合成して前記内部列アドレスとして出力する構成とするものである。
【0026】また、請求項2の発明は、具体的には、複数個のメモリセルからなるメモリセルアレイを有する複数個のバンクと、外部から外部列アドレスを入力し該外部列アドレスから内部列アドレスを順次生成するアドレス制御手段とを備え、前記複数個のバンクのうちバンクアドレスで指定されるバンクのメモリセルアレイの複数個のメモリセルの中の行アドレス及び前記内部列アドレスで指定されるメモリセルに対して読み出し又は書き込み即ちアクセスが行なわれる半導体記憶装置を対象とし、前記アドレス制御手段は、アクセス方向を記憶するアクセス方向レジスタと、それぞれに対応して分割された前記外部列アドレスを記憶する複数個のカウンタ及び複数個の列アドレスレジスタと、前記アクセス方向レジスタ及び前記複数個の列アドレスレジスタの出力信号に基づいて前記複数個のカウンタの出力信号にそれぞれ選択的に1を加算することによって前記内部列アドレスを同時に複数個生成する内部列アドレス生成手段とを有し、前記複数個のバンクのそれぞれは、前記内部列アドレス生成手段により同時に生成される複数個の前記内部列アドレスにそれぞれ対応して設けられた複数個の列デコーダと、該複数個の列デコーダにより指定されるメモリセルにそれぞれ対応する複数個のデータのアクセス順序を前記複数個の列アドレスレジスタの出力信号に基づいて決定するアクセス順序決定手段を有している構成とするものである。
【0027】さらに、請求項3の発明は、具体的には、請求項1又は2の発明の構成に、前記複数個のカウンタのそれぞれは、当該カウンタの動作条件を記憶する動作条件レジスタと、該動作条件レジスタの出力信号に基づいてキャリー信号の発生条件を変更するキャリー信号発生条件変更手段と、前記動作条件レジスタの出力信号に基づいて選択的にビットの値を固定するビット固定手段とを有している構成を付加するものである。
【0028】
【作用】請求項1の発明の構成により、アクセス方向レジスタがアクセス方向を記憶し、複数個のカウンタが外部列アドレスを分担して記憶する。複数個のカウンタの動作状態はアクセス方向レジスタの出力信号に基づいて制御することができるため、画像データに対して水平方向及び垂直方向のアクセスを選択的に行なうことが可能となる。また、バンクアドレス変更手段は、アクセス方向レジスタの出力信号及び複数個のカウンタのキャリー信号に基づいてバンクアドレスを変更することができるので、アクセスする矩形領域のサイズに関わらず高速なアクセスが可能になる。さらに、最初にアクセスする方向に対して、複数個の行アドレスを割り振ることによって、画像データのサイズを半導体記憶装置の列アドレスのサイズに依存しないようにすることができる。
【0029】また、請求項2の発明の構成により、内部列アドレス生成手段がアクセス方向に応じて同時に複数個の内部列アドレスを生成し、バンク内の複数の列デコーダが前記複数個の内部列アドレスのデコードを例えば2クロックの期間で並列処理することができるため、水平方向及び垂直方向のアクセスをより高速なシステムクロックで動作させることが可能となる。
【0030】さらに、請求項3の発明の構成により、半導体記憶装置を複数個同時に使用する場合にも、各半導体記憶装置内の複数個のカウンタのそれぞれの動作条件レジスタに当該カウンタの動作条件を設定することによって、複数個の半導体記憶装置の水平方向及び垂直方向のアクセスが可能となり、高速で多機能な画像処理システムを容易に構成できる。
【0031】
【実施例】
(第1の実施例)以下、本発明の第1の実施例に係る半導体記憶装置について図1〜図4を参照しながら説明する。第1の実施例の説明において、従来例と同様な構成要素については同一の符号を付し説明を省略する。
【0032】本実施例では従来例と同様に8ビット×2Mの半導体記憶装置を想定しており、行アドレス11ビット、バンクアドレス2ビット、列アドレス8ビットでアドレッシングされる。画像データを1画素当たり8ビットのデータとして記憶し、水平方向に最大1024画素、垂直方向に最大2048画素のデータを蓄える。
【0033】図1は第1の実施例の半導体記憶装置を示すブロック図であり、図1に示すように、本実施例では4つのバンク(バンク(0) 30、バンク(1) 31、バンク(2) 32、バンク(3) 33) が設けられている。34はアドレスコントロラ、35は入出力バッファ、36はクロックジェネレータである。なお、図1でも簡略化のため制御信号は書き込んでいない。
【0034】図2は第1の実施例の半導体記憶装置が備えたアドレスコントロラ34の内部の列アドレス制御部を示すブロック図であり、図2において、1はアクセス方向を記憶するレジスタである。アクセス方向を示す外部アクセス方向制御信号は外部から列アドレスと同じタイミングで入力される。本実施例では、外部アクセス方向制御信号が“1”のとき水平方向アクセスを示し、“0”のとき垂直方向アクセスを示す。2、3はカウンタであり外部列アドレスを分担して記憶する。本実施例では、各カウンタは4ビットで構成され、カウンタ2が列アドレスの下位4ビットを記憶し、カウンタ3が列アドレスの上位4ビットを記憶している。カウンタ2及びカウンタ3の出力Cはキャリー信号であり、カウンタの値の各ビットが全て“1”の場合に“1”を出力しそれ以外の場合には“0”を出力する。4はバンク制御回路である。バンク制御回路4は本実施例では2ビットで構成し、入力HVが“1”で且つ入力CHが“1”のとき内部バンクセレクト信号の下位ビットをクロックに同期して反転し、入力HVが“0”で且つ入力CVが“1”のとき内部バンクセレクト信号の上位ビットをクロックに同期して反転する機能を有している。
【0035】図3は第1の実施例の半導体記憶装置のアドレスと画像データとの対応関係を示す図である。ここで、図中の数値は全て16進数で表示してある。
【0036】図3において、下側の最小の正方形は1つの画素を示し、16×16画素のデータを1つのバンクの1つの行に割り当てる。最小の正方形の内部の数値は列アドレスを示している。同一の行アドレスで選択される4つのバンクの各画像データを32×32の矩形領域(図3の上側の太線で囲まれた領域)に割り当てる。画素の水平方向のアドレスをX[9:0]、垂直方向のアドレスをY[10:0]で表し、本実施例の半導体記憶装置の行アドレスをR[10:0]、バンクアドレスをB[1:0]、列アドレスをC[7:0]で表すと、C[3:0]=X[3:0]
C[7:4]=Y[3:0]
B[0]=X[4]
B[1]=Y[4]
R[4:0]=X[9:5]
R[10:5]=Y[10:5]
で示される対応関係がある。
【0037】以上のように構成された第1の実施例の半導体記憶装置を画像メモリとして1個使い、8×8画素の矩形領域に対してアクセスする場合における動作を図4に基づいて説明する。
【0038】図4は、画像メモリとしての第1の実施例の半導体記憶装置において、左上点の座標(1d,3d)で示される8×8画素の矩形領域に相当する画像データを読み出す場合の動作の前半部を示すタイミング図である。ここで、図中の数値は全て16進数で表示してある。
【0039】図4に示すように、U1のタイミングからアクティブコマンドACにより、バンクアドレス“3”、行アドレス“20”を受け取ると、アドレスコントロラ34は行アドレスを記憶しバンク(3) 行アドレス信号を出力する。バンク(3) 33のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。
【0040】U2のタイミングからアクティブコマンドACにより、バンクアドレス“2”、行アドレス“21”を受け取ると、アドレスコントロラ34は行アドレスを記憶しバンク(2) 行アドレス信号を出力する。バンク(2) 32のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。
【0041】U3のタイミングからリードコマンドRCにより、バンクアドレス“3”、列アドレス“dd”、アクセス方向制御信号“1”を受け取ると、アドレスコントロラ34はその内部のレジスタ1に水平方向アクセスを示す“1”を記憶し、カウンタ2に列アドレスの下位4ビットの“d”を記憶し、カウンタ3に列アドレスの上位4ビットの“d”を記憶し、バンク制御回路4にバンクアドレス“3”を記憶する。そして、カウンタ3の出力4ビットを上位4ビットとし、カウンタ2の出力4ビットを下位4ビットとする内部列アドレスが出力される。バンク(3) 33のカラムデコーダ13は、指定された列アドレスによりセンスアンプ12のデータを選択してバンク(3) 内部データ信号として出力する。入出力バッファ35は、内部バンクアドレスによりバンク(3) 内部データ信号を外部データ信号として出力する(U5のタイミング)。
【0042】U3のタイミングからは、アドレスコントロラ34内のレジスタ1の出力が“1”なのでカウンタ3は動作せず、カウンタ2のみが順次“1”を加算したアドレスを出力することによって水平方向のデータの読み出しを順次行なう。
【0043】U4のタイミングでカウンタ2の出力Qが“f”となりキャリー出力Cが“1”となると、水平方向アクセスなのでバンク制御回路4は内部バンクセレクト信号の下位ビットをクロックに同期して反転させ、以後、内部バンクセレクト信号として“2”を出力する。
【0044】また、U4のタイミングでアクティブコマンドACにより、バンクアドレス“1”、行アドレス“40”を受け取ると、アドレスコントロラ34はバンク(1)31の行アドレスを記憶しバンク(1) 行アドレス信号を出力する。バンク(1) 31のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。この期間においても、バンク(2) 32、バンク(3) 33に対しては全く影響を及ぼさないので、バンク(2) 32、バンク(3) 33からのデータは順次出し続けることが可能である。
【0045】同様に、U6のタイミングでアクティブコマンドACにより、バンクアドレス“0”、行アドレス“41”を受け取ると、アドレスコントロラ34はバンク(0) 30の行アドレスを記憶しバンク(0) 行アドレス信号を出力する。バンク(0)30のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。この期間においても、バンク(2) 32、バンク(3) 33に対しては全く影響を及ぼさないので、バンク(2) 32、バンク(3) 33からのデータは順次出し続けることが可能である。
【0046】以上までの動作により、バンク(0) 30における行アドレス“41”で、バンク(1) 31における行アドレス“40”で、バンク(2) 32における行アドレス“21”で、バンク(3) 33における行アドレス“20”でそれぞれセンスアンプ12が活性化された状態にあるため、画像座標(10,30)から(2f,4f)までの矩形領域のデータが活性化されている。以後は、8クロック毎に順次列アドレスに“10”を加算しながらアクセスすることで、従来例と同様の高速アクセスが可能である。
【0047】垂直方向アクセスの場合にも、同様に、列アドレスを外部から指定するタイミングで外部アクセス方向制御信号を“0”に設定することにより、水平方向アクセスと全く同じタイミングでアクセス可能である。
【0048】垂直方向アクセスの場合には、アドレスコントロラ34内のレジスタ1の出力が“0”であり、カウンタ2は動作せず、カウンタ3のみが動作してクロック毎に内部列アドレスの上位4ビットに“1”が加算され、垂直方向に並ぶ一連の画像データに対してアクセスできる。バンクが切り替わるタイミングで、バンク制御回路4は内部バンクセレクト信号の上位ビットをクロックに同期して反転させる。
【0049】本実施例によれば、16×16画素の画素データの行アドレス境界の元で、任意な32×32画素の画素データに対応するセンスアンプの活性化が可能であるので、アクセスする矩形領域が17×17画素以下であればアクセス中に一度設定された各バンクの行アドレスを変更する必要がないため、低消費電力化の効果もある。
【0050】また、本実施例の説明では、扱う画像データのサイズを1024×2048画素としたが、32×32画素を基本単位として行アドレスと画像データとのマッピングのみに依存するため、半導体記憶装置の容量の許す範囲で32画素単位で水平方向のサイズを任意に変更可能である。
【0051】以上のように、第1の実施例に係る半導体記憶装置によると、水平方向アクセスにおける従来例と同様な高速アクセスを維持しながら、垂直方向アクセスにおいても高速にアクセスできる。また、従来例では高速アクセスするために画像データのサイズ及びアクセスする矩形領域のサイズに制約を受けていたが、本実施利例によると、半導体記憶装置の列アドレスのサイズに関わらず画像データの水平方向のサイズを選択でき、アクセスする矩形領域のサイズを自由に選択できる。
【0052】(第2の実施例)以下、本発明の第2の実施例に係る半導体記憶装置について図5〜図9を参照しながら説明する。第2の実施例の説明において、従来例及び第1の実施例と同様な構成要素については同一の符号を付し説明を省略する。
【0053】図5は第2の実施例の半導体記憶装置を示すブロック図であり、図5において、50はカラムデコーダ(A) 、51はカラムデコーダ(B) であり、カラムデコーダ(A) 50は内部列アドレスAをデコードしてセンスアンプ12からアクセスするデータを選択し、カラムデコーダ(B) 51は内部列アドレスBをデコードしてセンスアンプ12からアクセスするデータを選択する。52は選択回路であり、カラムデコーダ(A) 50及びカラムデコーダ(B) 51により選択された2つのアクセスするデータをアドレスコントロラ53の内部選択アドレスに従ってパラレルシリアル変換して入出力バッファ35に接続する。本実施例では内部選択アドレスが“0”のときカラムデコーダ(A) 50からの出力が先に選択され、内部選択アドレスが“1”のときカラムデコーダ(B) 51からの出力が先に選択される。
【0054】図6は第2の実施例の半導体記憶装置が備えたアドレスコントロラ53の内部の列アドレス制御部を示すブロック図であり、図6において、40、42は1ビットレジスタであり、本実施例では外部列アドレスのビット0、ビット4を記憶する。41、43はカウンタであり、外部列アドレスの他のビットを分担して記憶する。本実施例では、各カウンタは3ビットカウンタであり、カウンタ41が外部列アドレスのビット3からビット1を記憶し、カウンタ43が外部列アドレスのビット7からビット5を記憶している。カウンタ41及びカウンタ43の出力Cはキャリー信号であり、カウンタの値の各ビットが全て“1”の場合には“1”を出力しそれ以外の場合には“0”を出力する。46は加算回路であり、入力d1が“1”のとき入力d0に“1”を加算した結果を出力し入力d1が“0”のとき入力d0をそのまま出力する。加算回路46は本実施例では3ビットで構成している。45は加算回路46と同様な機能を持つ加算回路であり、本実施例では4ビットで構成している。44はバンク制御回路であり、第1の実施例で示したバンク制御回路4と同様の機能を持ち、さらに内部バンクセレクト信号を切り替えるタイミングを制御できる機能を持っている。47は選択回路であり、入力Sが“0”のとき入力D0を出力Q0に出力し且つ入力D1を出力Q1に出力し、入力Sが“1”のとき入力D0を出力Q1に出力し且つ入力D1を出力Q0に出力する。列カウンタ制御信号は列アドレスの入力のタイミングから図9に示すようにCLKを分周してクロックジェネレータ36により生成される。
【0055】第2の実施例の半導体記憶装置において、その列アドレスと画像データとの間には次のような対応関係がある。なお、本実施例の半導体記憶装置の行アドレス及びバンクアドレスと画像データとの対応関係は図3に示す第1の実施例と同一である。
【0056】図7は第2の実施例の半導体記憶装置の外部列アドレスと画像データとの対応関係を示す図である。ここで、図中の数値は全て16進数で表示してある。
【0057】図7に示す外部列アドレスのマッピングは、1つのバンクアドレスと1つの行アドレスとで選択される16×16画素の画像データと外部列アドレスとの対応関係を示しており、第1の実施例と全く同じである。画素の水平方向のアドレスの下位4ビットをX[3:0]、垂直方向のアドレスの下位4ビットをY[3:0]で表し、外部列アドレスをC[7:0]で表すと、C[7:4]=Y[3:0]
C[3:0]=X[3:0]
で示される対応関係がある。
【0058】図8は第2の実施例の半導体記憶装置の内部列アドレスと画像データとの対応関係を示す図である。ここで、図中の数値は全て16進数で表示してある。
【0059】図8に示す内部列アドレスのマッピングは、2つの内部列アドレス(内部列アドレスA、内部列アドレスB)と、1つのバンクアドレスと1つの行アドレスとで選択される16×16画素の画像データとの対応関係を示している。画素の水平方向のアドレスの下位4ビットをX[3:0]、垂直方向のアドレスの下位4ビットをY[3:0]で表し、内部列アドレスAをCA[6:0]、内部列アドレスBをCB[6:0]で表すと、CA[6:3]=CB[6:3]=Y[3:0]
CA[2:0]=CB[2:0]=X[3:1]
で示される対応関係がある。ただし、X[0]とY[0]とが一致している場合には内部列アドレスAが選択され、一致していない場合には内部列アドレスBが選択される。
【0060】以上のように構成された第2の実施例の半導体記憶装置を画像メモリとして1個使い、8×8画素の矩形領域に対してアクセスする場合の動作を図9に基づいて説明する。
【0061】図9は、画像メモリとしての第2の実施例の半導体記憶装置において、左上点の座標(1d,3d)で示される8×8画素の矩形領域に相当する画像データを始めに垂直方向に読み出し、後に水平方向にずらして読み出す場合の動作の前半部を示すタイミング図である。ここで、図中の数値は全て16進数で表示してある。
【0062】図9に示すように、V1のタイミングからアクティブコマンドACにより、バンクアドレス“3”、行アドレス“20”を受け取ると、アドレスコントロラ53は行アドレスを記憶しバンク(3) 行アドレス信号を出力する。バンク(3) 33のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。
【0063】V2のタイミングからアクティブコマンドACにより、バンクアドレス“1”、行アドレス“40”を受け取ると、アドレスコントロラ53は行アドレスを記憶しバンク(1) 行アドレス信号を出力する。バンク(1) 31のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。
【0064】V3のタイミングからリードコマンドRCにより、バンク(3) 33に対して列アドレス“dd”、アクセス方向制御信号“0”を受け取ると、内部列アドレスロード信号がアクティブになり、アドレスコントロラ53はその内部のレジスタ1に垂直方向アクセスを示す“0”を記憶し、レジスタ40に列アドレスのビット0の値として“1”を記憶し、カウンタ41に列アドレスのビット3からビット1までの値として“6”を記憶し、レジスタ42に列アドレスのビット4の値として“1”を記憶し、カウンタ43に列アドレスのビット7からビット5までの値として“6”を記憶する。
【0065】レジスタ1の出力Qが“0”なので加算回路46の入力d1は“0”となり、内部列アドレスA及び内部列アドレスBのビット2からビット0までの値としては、共に、外部から指定された列アドレスのビット3からビット1までの値“6”が出力される。レジスタ1の出力Qが“0”なので加算回路45の入力d1は“1”となり、選択回路47の入力D0には外部列アドレスのビット7からビット4までの値“d”が入力され、また、選択回路47の入力D1には外部列アドレスのビット7からビット4までの値“d”に“1”を加算した値“e”が入力される。レジスタ40及びレジスタ42の出力は共に“1”なので選択回路46の入力Sは“0”となり、内部列アドレスAのビット6からビット3までの値としては“d”が出力され、内部列アドレスBのビット6からビット3までの値としては“e”が出力される。最終的に、内部列アドレスAとしては“6e”が、内部列アドレスBとしては“76”が、内部選択アドレスとしては“0”が出力される。
【0066】バンク(3) 33のカラムデコーダ(A) 50、カラムデコーダ(B) 51は、それぞれセンスアンプ12のデータの中からそれぞれの内部列アドレスによりデータを選択し選択されたデータを選択回路52に出力する。選択回路52は内部選択アドレスの値が“0”なのでカラムデコーダ(A) 50からの出力を先に入出力バッファ35に出力し、次のクロックでカラムデコーダ(B) 51からの出力を入出力バッファ35に出力する。そして、図8に太線部分で示す、バンク(3) 33におけるX方向アドレス“d”、Y方向アドレス“d”のデータが先に読み出され、次のクロックでX方向アドレス“d”、Y方向アドレス“e”のデータが読み出される(図9のV5、V6のタイミング)。
【0067】V4のタイミングで、アドレスコントロラ53内において列カウンタ制御信号が“1”となりカウンタ43の出力が“1”だけインクリメントされ、カウンタ43はその出力Qから“7”を出力し、出力Cから“1”を出力する。内部列アドレスA及び内部列アドレスBのビット2からビット0までの値としては、共に、外部から指定された列アドレスのビット3からビット1までの値“6”が出力される。選択回路47の入力D0には“f”が入力され、また、選択回路47の入力D1には“f”に“1”を加算した値“0”が入力される。最終的に、内部列アドレスAとしては“7e”が、内部列アドレスBとしては“06”が、内部選択アドレスとしては“0”が出力される。 V5のタイミングでバンク制御回路44の入力EN及び入力CVが共に“1”になり、バンク制御回路44は内部バンクセレクト信号のビット1をクロックに同期して反転させ“1”を出力する。
【0068】バンク(3) 33のカラムデコーダ(A) 50、カラムデコーダ(B) 51は、それぞれセンスアンプ12のデータの中からそれぞれの内部列アドレスによりデータを選択し選択されたデータを選択回路52に出力し、同様に、バンク(1) 31のカラムデコーダ(A) 50、カラムデコーダ(B) 51は、それぞれセンスアンプ12のデータの中からそれぞれの内部列アドレスによりデータを選択し選択されたデータを選択回路52に出力する。各々の選択回路52は内部選択アドレスの値が“0”なのでカラムデコーダ(A) 50からの出力を先に入出力バッファ35に出力し、次のクロックでカラムデコーダ(B) 51からの出力を入出力バッファ35に出力する。入出力バッファ35は内部バンクアドレスの遷移により初めにバンク(3) 33からのデータを出力し、次のクロックでバンク(1) 31からのデータを出力する。即ち、図8に示す、バンク(3) 33におけるX方向アドレス“d”、Y方向アドレス“f”のデータが先に読み出され、次のクロックでバンク(1) 31におけるX方向アドレス“d”、Y方向アドレス“0”のデータが読み出される。(V7、V8のタイミング)以下同様に繰り返していくことで画像データの垂直方向アクセスをクロックの入力のみで行なえる。
【0069】V4のタイミングからアクティブコマンドACによりバンクアドレス“2”、行アドレス“21”を受け取ると、アドレスコントロラ53は行アドレスを記憶しバンク(2) 行アドレス信号を出力する。バンク(2) 32のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。
【0070】同様に、V6のタイミングからバンク(0) 30に対して行アドレス“41”でバンク(0) 30の各メモリセルのデータをセンスアンプ12に繋げる。バンク(2) 32及びバンク(0) 30に対する前記の動作はバンク(1) 31及びバンク(3)33からのデータ読み出し動作とは独立に動作できる。
【0071】以上までの動作で、バンク(0) 30において行アドレス“41”で、バンク(1) 31において行アドレス“40”で、バンク(2) 32において行アドレス“21”で、バンク(3) 33において行アドレス“20”でそれぞれセンスアンプ12が活性化された状態にあるので画像座標(10,30)から(2f,4f)までの矩形領域のデータが活性化されている。以後は、8クロック毎に順次列アドレスに“10”を加算しながらアクセスすることによって従来例と同様の高速アクセスが可能である。
【0072】例えば、V9のタイミングからリードコマンドRCにより、バンクアドレス“3”、列アドレス“de”、アクセス方向制御信号“0”を受け取ると、同様に、内部列アドレスロード信号がアクティブになり、アドレスコントロラ53はその内部のレジスタ1に垂直方向アクセスを示す“0”を記憶し、レジスタ40に列アドレスのビット0の値としての“0”を記憶し、カウンタ41に列アドレスのビット3からビット1までの値としての“7”を記憶し、レジスタ42に列アドレスのビット4の値としての“1”を記憶し、カウンタ43に列アドレスのビット7からビット5までの値としての“6”を記憶する。レジスタ1の出力Qが“0”なので加算回路46の入力d1は“0”となり、内部列アドレスA及び内部列アドレスBのビット2からビット0までの値としては、共に、外部から指定された列アドレスのビット3からビット1までの値“7”が出力される。レジスタ1の出力Qが“0”なので加算回路45の入力d1は“1”となり、選択回路47の入力D0には外部列アドレスのビット7からビット4までの値“d”が入力され、また、選択回路47の入力D1には外部列アドレスのビット7からビット4までの値“d”に“1”を加算した値“e”が入力される。レジスタ40の出力が“0”でレジスタ42の出力が“1”なので選択回路47の入力Sは“1”となり、内部列アドレスAとしては“77”が、内部列アドレスBとしては“6f”が、内部選択アドレスとしては“1”が出力される。
【0073】バンク(3) 33のカラムデコーダ(A) 50、カラムデコーダ(B) 51は、それぞれセンスアンプ12のデータの中からそれぞれの内部列アドレスによりデータを選択し選択されたデータを選択回路52に出力し、同様に、バンク(1) 31のカラムデコーダ(A) 50、カラムデコーダ(B) 51は、それぞれセンスアンプ12のデータの中からそれぞれの内部列アドレスによりデータを選択し選択されたデータを選択回路52に出力する。各々の選択回路52は内部選択アドレスの値が“1”なのでカラムデコーダ(B) 51からの出力を先に入出力バッファ35に出力し、次のクロックでカラムデコーダ(A) 50からの出力を入出力バッファ35に出力する。入出力バッファ35は内部バンクアドレスが“3”であるのでバンク(3) 33からのデータを出力する。即ち、図8に示す、バンク(3) 33におけるX方向アドレス“e”、Y方向アドレス“d”のデータが先に読み出され、次のクロックでX方向アドレス“e”、Y方向アドレス“e”のデータが読み出される。
【0074】水平方向アクセスの場合にも、同様に、列アドレスを外部から指定するタイミングで外部アクセス方向制御信号を“1”に設定することによって、垂直方向アクセスと全く同じタイミングでアクセス可能である。
【0075】以上のように、第2の実施例に係る半導体記憶装置によると、第1の実施例と同様に、水平、垂直両方向に対して高速なアクセスを実現でき、さらに、列アドレスのデコードを2クロックの期間で並列処理することによって、より高速なシステムクロックでの動作が可能となる。
【0076】(第3の実施例)以下、本発明の第3の実施例に係る半導体記憶装置を2個備えた画像処理システムについて図10〜図14を参照しながら説明する。第3の実施例の説明において、従来例、第1及び第2の実施例と同様な構成要素については同一の符号を付し説明を省略する。
【0077】本実施例では第1の実施例と同様に8ビット×2Mの半導体記憶装置を想定しており、各半導体記憶装置は、行アドレス11ビット、バンクアドレス2ビット、列アドレス8ビットでアドレッシングされる。画像データを1画素当たり8ビットのデータとして記憶し、水平方向に最大1024画素、垂直方向に最大4096画素のデータを蓄える。本実施例では画像処理装置と半導体記憶装置との間のアクセスを高速に実行するため2画素分のデータを同時にアクセスする場合を想定している。
【0078】図10は第3の実施例の半導体記憶装置を画像メモリとして2個備えた画像処理システムを示すブロック図であり、図10において、60は画像データ入力装置、61は画像処理装置、62は画像データ出力装置、63、64はそれぞれ第3の実施例に係る半導体記憶装置(A) 、半導体記憶装置(B) であり、半導体記憶装置(A) 63及び半導体記憶装置(B) 64は図1に示す第1の実施例の半導体記憶装置と同様の構成である。
【0079】図11は半導体記憶装置(A) 63、半導体記憶装置(B) 64がそれぞれ備えたアドレスコントロラ34の内部の列アドレス制御部を示すブロック図であり、図11において、80、81はアドレスコントロラ34内の列アドレス制御部に設けられたカウンタであり、カウンタ80、81の機能について図12を用いて以下に説明する。
【0080】図12はカウンタ80、81を示すブロック図であり、図12において、71はセレクタであり、入力Sが“1”のとき入力d1の値をqに出力し、入力Sが“0”のとき入力d0の値をqに出力する。セレクタ71は本実施例では4ビットで構成される。72はレジスタであり本実施例では4ビットで構成される。73はレジスタであり本実施例では2ビットで構成される。レジスタ73の入力WE2はクロックジェネレータ36によって生成される。レジスタ73には画像処理装置61が半導体記憶装置(A) 63、半導体記憶装置(B) 64に対してデータをアクセスする前に値が設定される。74〜77は加算回路であり、加算回路74〜77のそれぞれの出力cは入力d0とd1とのアンド出力であり、出力qは入力d0とd1との排他論理和出力である。
【0081】本実施例の半導体記憶装置(A) 63、半導体記憶装置(B) 64においては、アクセスを行なう前に、アドレスコントロラ34内のカウンタ80、81のそれぞれのレジスタ73に画像処理システムのメモリ構成に従って値を設定する必要がある。ここで、例えば、画像処理装置61における半導体記憶装置に対するポートを1つとする場合(第1の実施例と同様の構成)には、半導体記憶装置のアドレスコントロラ34内のカウンタ80、81のレジスタ73に共に“3”を設定する。レジスタ73に“3”を設定した場合、図12から明らかなように、カウンタ80、81は通常の4ビットカウンタと同じ動作をする。本実施例のように、画像処理装置61における半導体記憶装置に対するポートを2つにし、同一行アドレス、同一バンクアドレスで指定される画素数が1つのポートの場合に比べて水平方向に2倍となるようにした場合には、各半導体記憶装置のアドレスコントロラ34内のカウンタ81のレジスタ73に“3”を、カウンタ80のレジスタ73に“1”を設定する。
【0082】図13は第3の実施例の半導体記憶装置(A) 63、半導体記憶装置(B) 64のアドレスと画像データとの対応関係を示す図である。ここで、図中の数値は全て16進数で表示してある。
【0083】図13において、右下に描かれた4つの最小の正方形はそれぞれ1つの画素を示し、内部の英数字の一文字目は半導体記憶装置(A) 63、半導体記憶装置(B)64の何れかを示し、二文字目は各半導体記憶装置の列アドレスのビット7の値を示している。図の左下の正方形は2×2画素のデータをひとかたまりとして示しており、内部の数字は列アドレスのビット6〜ビット0の値を示している。32×16画素のデータを1つのバンクの1つの行に割り当てる。同一の行アドレスで選択される4つのバンクの各画像データを64×32画素の矩形領域(図13の上側の太線で囲まれた領域)に割り当てる。
【0084】画素の水平方向のアドレスをX[9:0]、垂直方向のアドレスをY[11:0]で表し、半導体記憶装置(A) 63、半導体記憶装置(B) 64で共通の行アドレスをR[10:0]、バンクアドレスをB[1:0]、半導体記憶装置(A) 63の列アドレスをCA[7:0]、半導体記憶装置(B) 64の列アドレスをCB[7:0]で表すと、水平方向、垂直方向アクセス時に共通な関係として、CA[3:0]=CB[3:0]=X[4:1]
CA[6:4]=CB[6:4]=Y[3:1]
B[0]=X[5]
B[1]=Y[4]
R[3:0]=X[9:6]
R[10:4]=Y[11:5]
で示される対応関係があり、水平方向アクセス時のみの関係として、CA[3]=CB[3]=Y[0]
で示される対応関係があり、垂直方向アクセス時のみの関係として、CA[3]=X[0]
CB[3]=!X[0]
で示される対応関係がある。ただし、「!」は反転信号を示す。
【0085】以上のように構成された第3の実施例の半導体記憶装置(A) 63、半導体記憶装置(B) 64を備えた画像処理システムにおいて、8×8画素の矩形領域に対してアクセスする場合における動作を図14に基づいて説明する。
【0086】図14は、左上点の座標(1d,3d)で示される8×8画素の矩形領域に相当する画像データを垂直方向に読み出す場合の動作の前半部を示すタイミング図である。ここで、図中の数値は全て16進数で表示してある。
【0087】図14に示すように、半導体記憶装置(A) 63、半導体記憶装置(B) 64において、W1のタイミングからアクティブコマンドACにより、バンクアドレス“2”、行アドレス“10”を受け取ると、アドレスコントロラ34は行アドレスを記憶しバンク(2) 行アドレス信号を出力する。バンク(2) 32のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。
【0088】W2のタイミングからアクティブコマンドACにより、バンクアドレス“0”、行アドレス“20”を受け取ると、アドレスコントロラ34は行アドレスを記憶しバンク(0) 行アドレス信号を出力する。バンク(0) 30のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。
【0089】W3のタイミングからリードコマンドRCにより、半導体記憶装置(A) 63は、バンクアドレス“2”、列アドレス“ee”、アクセス方向制御信号“0”を受け取ると、アドレスコントロラ34はその内部のレジスタ1に垂直方向アクセスを示す“0”を記憶し、カウンタ80内のレジスタ72に“e”を記憶し、カウンタ81内のレジスタ72に“e”を記憶する。そして、バンク(2) 32のカラムデコーダ13は、指定された列アドレスによりセンスアンプ12のデータを選択してバンク(2) 内部データ信号として出力する。入出力バッファ35は、内部バンクアドレスによりバンク(2) 内部データ信号を外部データ信号として出力する(W5タイミング)。
【0090】同時に、半導体記憶装置(B) 64は、バンクアドレス“2”、列アドレス“6e”、アクセス方向制御信号“0”を受け取ると、アドレスコントロラ34はその内部のレジスタ1に垂直方向アクセスを示す“0”を記憶し、カウンタ80内のレジスタ72に“6”を記憶し、カウンタ81内のレジスタ72に“e”を記憶する。そして、バンク(2) 32のカラムデコーダ13は、指定された列アドレスによりセンスアンプ12のデータを選択してバンク(2) 内部データ信号として出力する。入出力バッファ35は、内部バンクアドレスによりバンク(2) 内部データ信号を外部データ信号として出力する。
【0091】W3のタイミングからは、半導体記憶装置(A) 63、半導体記憶装置(B) 64において、アドレスコントロラ34内のレジスタ1の出力が“0”なのでカウンタ81は動作せず、カウンタ80のみが動作する。
【0092】ここで、半導体記憶装置(A) 63、半導体記憶装置(B) 64のアドレスコントロラ内の各カウンタ80の動作についてそれぞれ説明する。まず、半導体記憶装置(A) 63のアドレスコントロラ内のカウンタ80において、W4のタイミングでその内部のレジスタ72の出力qが“f”となり、下位3ビットが全て“1”なので加算回路74、75、76の出力cは全て“1”となる。また、レジスタ73の出力qからは“1”が出力されているためキャリー信号Cは“1”となり、加算回路77の入力d1は“0”のままなのでレジスタ72の入力dには“8”が入力される。アドレスコントロラ34内において、カウンタ80のキャリー信号Cが“1”であり且つ垂直方向アクセスなので、バンク制御回路4は内部バンクセレクト信号の上位ビットをクロックに同期して反転させ以後内部バンクセレクト信号として“0”を出力する。
【0093】同様に、半導体記憶装置(B) 64のアドレスコントロラ内のカウンタ80において、W4のタイミングでその内部のレジスタ72の出力qが“7”となり、下位3ビットが全て1なので加算回路74、75、76の出力cは全て“1”となる。また、レジスタ73の出力qからは“1”が出力されているためキャリー信号Cが“1”となり、加算回路77の入力d1は0のままなのでレジスタ72の入力dには“0”が入力される。アドレスコントロラ34内において、カウンタ80のキャリー信号Cが“1”であり且つ垂直方向アクセスなので、バンク制御回路4は内部バンクセレクト信号の上位ビットをクロックに同期して反転させ以後内部バンクセレクト信号として“0”を出力する。
【0094】半導体記憶装置(A) 63、半導体記憶装置(B) 64において、W4のタイミングでアクティブコマンドACにより、バンクアドレス“3”、行アドレス“10”を受け取ると、アドレスコントロラ34はバンク(3) 33の行アドレスを記憶しバンク(3) 行アドレス信号を出力する。バンク(3) 33のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。この期間においても、バンク(0) 30、バンク(2) 32に対しては影響を及ぼさないので、バンク(0) 30、バンク(2) 32からのデータは順次出し続けることが可能である。
【0095】同様に、W7のタイミングでアクティブコマンドACにより、バンクアドレス“1”、行アドレス“20”を受け取ると、アドレスコントロラ34はバンク(1) 31の行アドレスを記憶しバンク(1) 行アドレス信号を出力する。バンク(1)31のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。この期間においても、バンク(0) 30、バンク(2) 32に対しては影響を及ぼさないので、バンク(0) 30、バンク(2) 32からのデータは順次出し続けることが可能である。
【0096】以上までの動作により、半導体記憶装置(A) 63、半導体記憶装置(B) 64において、バンク(0) 30、バンク(1) 31における行アドレス“20”で、バンク(2) 32、バンク(3) 33における行アドレス“10”でそれぞれセンスアンプ12が活性化された状態にあるため、画像座標(0,20)から(3f,3f)までの矩形領域のデータが活性化されている。以後は、5クロック毎に順次列アドレスを変えながらアクセスすることでデータを2画素分ずつアクセスできる。
【0097】水平方向アクセスの場合にも、同様に、列アドレスを外部から指定するタイミングで外部アクセス方向制御信号を“1”に設定することにより、垂直方向アクセスと全く同じタイミングでアクセス可能である。
【0098】以上のように、第3の実施例に係る半導体記憶装置によると、画像処理装置のポート数を増やし画像処理装置と半導体記憶装置との間のデータバンド幅を増やすことによりアクセスを高速化しながら、水平方向、垂直方向のアクセスが実現できる。
【0099】(第4の実施例)以下、本発明の第4の実施例に係る半導体記憶装置を2個備えた画像処理システムについて図15〜図19を参照しながら説明する。第4の実施例の説明において、従来例、第1、第2及び第3の実施例と同様な構成要素については同一の符号を付し説明を省略する。
【0100】本実施例では第1の実施例と同様に8ビット×2Mの半導体記憶装置を想定しており、各半導体記憶装置は、行アドレス11ビット、バンクアドレス2ビット、列アドレス8ビットでアドレッシングされる。画像データを1画素当たり8ビットのデータとして記憶し、水平方向に最大1024画素、垂直方向に最大4096画素のデータを蓄える。本実施例では画像処理装置と半導体記憶装置との間のアクセスを高速に実行するため2画素分のデータを同時にアクセスする場合を想定している。
【0101】第4の実施例の画像処理システムは図10に示す第3の実施例の画像処理システムと同様の構成であり、本実施例の画像処理システムが備える半導体記憶装置(A) 63、半導体記憶装置(B) 64は図5に示す第2の実施例の半導体記憶装置と同様の構成である。
【0102】図15は第4の実施例の半導体記憶装置(A) 63、半導体記憶装置(B) 64がそれぞれ備えたアドレスコントロラ53の内部の列アドレス制御部を示すブロック図であり、図15において、101、102はアドレスコントロラ53内の列アドレス制御部に設けられたカウンタであり、カウンタ101、102の機能について図16を用いて以下に説明する。
【0103】図16はカウンタ101、102を示すブロック図であり、図16において、91はセレクタであり、入力Sが“1”のとき入力d1の値をqに出力し、入力Sが“0”のとき入力d0の値をqに出力する。セレクタ91は本実施例では3ビットで構成される。92はレジスタであり本実施例では3ビットで構成される。
【0104】本実施例の半導体記憶装置(A) 63、半導体記憶装置(B) 64においては、第3の実施例と同様に、アクセスを行なう前に、アドレスコントロラ53内のカウンタ101のレジスタ73に“3”を、カウンタ102のレジスタ73に“1”を設定する。
【0105】第4の実施例の半導体記憶装置(A) 63、半導体記憶装置(B) 64において、その列アドレスと画像データとの間には次のような対応関係がある。なお、本実施例の半導体記憶装置(A) 63、半導体記憶装置(B) 64の行アドレス及びバンクアドレスと画像データとの対応関係は図13に示す第3の実施例と同一である。
【0106】図17は第4の実施例の半導体記憶装置(A) 63、半導体記憶装置(B) 64の外部列アドレスと画像データとの対応関係を示す図である。ここで、図中の数値は全て16進数で表示してある。
【0107】図17に示す外部列アドレスのマッピングは、1つのバンクアドレスと1つの行アドレスとで選択される32×16画素の画像データと外部列アドレスとの対応関係を示しており、最小の正方形は1つの画素を示し、その内部の英数字の一文字目は半導体記憶装置(A) 63、半導体記憶装置(B) 64の何れかを示し、二文字目以降は各半導体記憶装置の外部列アドレスを示している。
【0108】画素の水平方向のアドレスをX[9:0]、垂直方向のアドレスをY[11:0]で表し、半導体記憶装置(A) 63、半導体記憶装置(B) 64で共通の行アドレスをR[10:0]、バンクアドレスをB[1:0]、半導体記憶装置(A) 63の外部列アドレスをCA[7:0]、半導体記憶装置(B) 64の外部列アドレスをCB[7:0]で表すと、第3の実施例と同様に、水平方向、垂直方向アクセス時に共通な関係として、CA[3:0]=CB[3:0]=X[4:1]
CA[6:4]=CB[6:4]=Y[3:1]
B[0]=X[5]
B[1]=Y[4]
R[3:0]=X[9:6]
R[10:4]=Y[11:5]
で示される対応関係があり、水平方向アクセス時のみの関係として、CA[3]=CB[3]=Y[0]
で示される対応関係があり、垂直方向アクセス時のみの関係として、CA[3]=X[0]
CB[3]=!X[0]
で示される対応関係がある。ただし、「!」は反転信号を示す。
【0109】図18は第4の実施例の半導体記憶装置(A) 63、半導体記憶装置(B) 64の内部列アドレスと画像データとの対応関係を示す図である。ここで、図中の数値は全て16進数で表示してある。
【0110】図18に示す内部列アドレスマッピングは、外部列アドレスマッピングと画像データの位置関係を同一にして半導体記憶装置(A) 63、半導体記憶装置(B) 64のそれぞれの内部列アドレスA、内部列アドレスBを示している。
【0111】以上のように構成された第4の実施例の半導体記憶装置(A) 63、半導体記憶装置(B) 64を備えた画像処理システムにおいて、8×8画素の矩形領域に対してアクセスする場合における動作を図19に基づいて説明する。
【0112】図19は、左上点の座標(1d,3d)で示される8×8画素の矩形領域に相当する画像データを垂直方向に読みだす場合の動作の前半部を示すタイミング図である。ここで、図中の数値は全て16進数で表示してある。
【0113】図19に示すように、半導体記憶装置(A) 63、半導体記憶装置(B) 64において、Z1のタイミングからアクティブコマンドACにより、バンクアドレス“2”、行アドレス“10”を受け取ると、アドレスコントロラ53は行アドレスを記憶しバンク(2) 行アドレス信号を出力する。バンク(2) 32のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。
【0114】Z2のタイミングからアクティブコマンドACにより、バンクアドレス“0”、行アドレス“20”を受け取ると、アドレスコントロラ53は行アドレスを記憶しバンク(0) 行アドレス信号を出力する。バンク(0) 30のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。
【0115】Z3のタイミングからリードコマンドRCにより、半導体記憶装置(A) 63は、バンクアドレス“2”、列アドレス“ee”、アクセス方向制御信号“0”を受け取ると、アドレスコントロラ53はその内部のレジスタ1に垂直方向アクセスを示す“0”を記憶し、レジスタ40、42に“0”を記憶し、カウンタ101、102の内部のレジスタ92に“7”を記憶する。内部列アドレスAは“77”を出力し内部列アドレスBは“7f”を出力する。そして、バンク(2) 32のカラムデコーダ(A) 50及びカラムデコーダ(B) 51はそれぞれ指定された内部列アドレスからセンスアンプ12のデータを選択してバンク(2) 32の選択回路52にそれぞれ出力する。ここで、内部選択アドレスが“0”であるのでカラムデコーダ(A) 50からのデータが先に入出力バッファ35に出力され、次のクロックでカラムデコーダ(B) 51からのデータが入出力バッファ35に出力される。入出力バッファ35は選択回路52の出力を外部データ信号として順次出力する(Z5、Z6のタイミング)。
【0116】同時に、Z3のタイミングからリードコマンドRCにより、半導体記憶装置(B) 64は、バンクアドレス“2”、列アドレス“6e”、アクセス方向制御信号“0”を受け取ると、アドレスコントロラ53はその内部のレジスタ1に垂直方向アクセスを示す“0”を記憶し、レジスタ40、42に“0”を記憶し、カウンタ101の内部のレジスタ92に“7”を記憶しカウンタ102の内部のレジスタ92に“3”を記憶する。内部列アドレスAは“37”を出力し内部列アドレスBは“3f”を出力する。そして、バンク(2) 32のカラムデコーダ(A) 50及びカラムデコーダ(B) 51はそれぞれ指定された内部列アドレスからセンスアンプ12のデータを選択してバンク(2) 32の選択回路52にそれぞれ出力する。ここで、内部選択アドレスが“0”であるのでカラムデコーダ(A) 50からのデータが先に入出力バッファ35に出力され、次のクロックでカラムデコーダ(B) 51からのデータが入出力バッファ35に出力される。入出力バッファ35は選択回路52の出力を外部データ信号として順次出力する。
【0117】Z3のタイミングからは、半導体記憶装置(A) 63、半導体記憶装置(B) 64において、アドレスコントロラ53内のレジスタ1の出力が“0”なのでカウンタ101は動作せず、カウンタ102のみが動作する。
【0118】ここで、半導体記憶装置(A) 63のアドレスコントロラ53内のカウンタ102の動作について説明する。まず、半導体記憶装置(A) 63のアドレスコントロラ53内のカウンタ102において、Z4のタイミングでその内部のレジスタ92の出力qが“7”となり、下位2ビットが全て“1”なので加算回路75、76の出力cは全て“1”が出力される。また、レジスタ73の出力qからは“1”が出力されているためキャリー信号Cは“1”となり、加算回路77の入力d1は“0”のままなのでレジスタ92の入力dには“4”が入力される。アドレスコントロラ53内において、カウンタ102のキャリー信号Cが“1”であり且つ垂直方向アクセスなので、バンク制御回路44は内部バンクセレクト信号の上位ビットをクロックに同期して反転させ以後内部バンクセレクト信号として“0”を出力する。
【0119】半導体記憶装置(A) 63、半導体記憶装置(B) 64において、Z4のタイミングでアクティブコマンドACにより、バンクアドレス“3”、行アドレス“11”を受け取ると、アドレスコントロラ53はバンク(3) 33の行アドレスを記憶しバンク(3) 行アドレス信号を出力する。バンク(3) 33のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。この期間においても、バンク(0) 30、バンク(2) 32に対しては影響を及ぼさないので、バンク(0) 30、バンク(2) 32からのデータは順次出し続けることが可能である。
【0120】同様に、Z5のタイミングでアクティブコマンドACにより、バンクアドレス“1”、行アドレス“20”を受け取ると、アドレスコントロラ53はバンク(0) 30の行アドレスを記憶しバンク(1) 行アドレス信号を出力する。バンク(1)31のロウデコーダ10は行アドレスで指定されたワード線を活性化し、メモリセルアレイ11の1ワードデータをセンスアンプ12に繋げる。その後、センスアンプ12が活性化され各メモリセルのデータが確定する。この期間においても、バンク(0) 30、バンク(2) 32に対しては影響を及ぼさないので、バンク(0) 30、バンク(2) 32からのデータは順次出し続けることが可能である。
【0121】以上までの動作により、半導体記憶装置(A) 63、半導体記憶装置(B) 64において、バンク(0) 30、バンク(1) 31における行アドレス“20”で、バンク(2) 32、バンク(3) 33における行アドレス“10”でそれぞれセンスアンプ12が活性化された状態にあるため、画像座標(0,20)から(3f,3f)までの矩形領域のデータが活性化されている。以後は、6クロック毎に順次列アドレスを変えながらアクセスすることでデータを2画素分ずつアクセスできる。
【0122】水平方向アクセスの場合にも、同様に、列アドレスを外部から指定するタイミングで外部アクセス方向制御信号を“1”に設定することより、垂直方向アクセスと全く同じタイミングでアクセス可能である。
【0123】以上のように、第4の実施例に係る半導体記憶装置によると、第3の実施例と同様に、画像処理装置のポート数を増やし画像処理装置と半導体記憶装置との間のデータバンド幅を増やすことによりアクセスを高速化しながら、水平方向、垂直方向のアクセスが実現できる。さらに、列アドレスのデコードを2クロックの期間で並列処理することによって、より高速なシステムクロックでの動作が可能となる。
【0124】
【発明の効果】以上説明したように、請求項1の発明に係る半導体記憶装置によると、複数個のカウンタの動作状態をアクセス方向に基づいて制御することができるため、画像データに対して水平方向及び垂直方向のアクセスを選択的に行なうことが可能となる。また、バンクアドレスを変更することができるのでアクセスする矩形領域のサイズに関わらず高速なアクセスが可能になる。さらに、最初にアクセスする方向に対して、複数個の行アドレスを割り振ることによって、画像データのサイズを半導体記憶装置の列アドレスのサイズに依存しないようにすることができる。
【0125】また、請求項2の発明に係る半導体記憶装置によると、アクセス方向に応じて同時に複数個の内部列アドレスを生成し、該複数個の内部列アドレスのデコードを例えば2クロックの期間で並列処理することができるため、水平方向及び垂直方向のアクセスをより高速なシステムクロックで動作させることが可能となる。
【0126】さらに、請求項3の発明に係る半導体記憶装置によると、半導体記憶装置を複数個同時に使用する場合にも、各半導体記憶装置内の複数個のカウンタのそれぞれの動作条件を設定することによって、複数個の半導体記憶装置の水平方向及び垂直方向のアクセスが可能となり、高速で多機能な画像処理システムを容易に構成できる。
【0127】以上のように、本発明によると、半導体記憶装置の列アドレスのサイズに関わらずデータのサイズを選択でき、アクセスする矩形領域のサイズを選択でき、アクセスする方向を選択できる高速で簡単な構成の半導体記憶装置を提供することができる。また、画像データと高速なアクセスが必要な画像処理システムで複数個の半導体記憶装置を使用して同時に複数個の画素データにアクセスする場合においても、アクセスする方向を選択できる高速で簡単な構成の半導体記憶装置を提供することができる。




 

 


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