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発明の名称 大小比較演算装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−110757
公開日 平成7年(1995)4月25日
出願番号 特願平5−256662
出願日 平成5年(1993)10月14日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 九郎丸 俊一 / 豊蔵 真木
要約 目的
CLA回路の一部を用いて大小比較演算を実行可能とする。

構成
mビットの入力数値A,Bの大小比較において、CLA回路21の論理積回路69〜71の出力Ek,k と排他的論理和回路60〜63の出力Pk の論理反転と入力数値Ak との論理積Fk を出力する第1の論理積回路23,25,27及び29を設ける。CLA回路21の論理積回路69〜71の出力Ek,k と排他的論理和回路60〜63の出力Pk の論理反転と入力数値Bk との論理積Hk を出力する第2の論理積回路22,24,26, 及び28を設ける。前記各論理積Fk の論理和RA>B を出力する第1の論理和回路211 と、前記各論理積Hk の論理和RB>A を出力する第2の論理和回路210 と、CLA回路21の論理積回路68の出力Ek+1,k+1 を出力RA=B とする出力回路213 を設ける。従って、別途大小比較演算回路を設けずに、入力数値A,Bのビット毎に大小比較を行って、演算の高速化と回路縮小化が可能である。
特許請求の範囲
【請求項1】mビットからなる第1および第2の入力数値の大小比較演算を行う大小比較演算装置であって、前記第1の入力数値のkビット目の値をAk 、前記第2の入力数値のkビット目の値をBk 、1ビットの入力数値CinをC0 、前記Ak と前記Bk の排他的論理和をPk 、前記Ak と前記Bk の論理積をGk 、前記Gk をEk+1,0 、前記Cinと前記Pp のp=k、k−1、k−2、・・、2、1、0の全てについての論理積をEk+1,k+1 、前記Gr (0≦r≦k−1)と前記Pq のq=k、k−1、k−2、・・、r+2、r+1の全てについての論理積をEk+1,r+1 、前記Ek+1,s のs=k+1、k、k−1、・・、1、0の全てについての論理和をCk+1 として、前記Pk を出力する排他的論理和回路と、前記Gk を出力する論理積回路と、前記Ek+1,s (s=k+1、k、k−1、・・、1、0)を出力する論理積回路と、前記Ck を出力する論理和回路とがk=m、m−1、・・、2、1、0の全てについて備えられたCLA回路と、前記Ek,k と前記Pk の論理反転値と前記Ak との論理積をFk 、前記Ek,k と前記Pk の論理反転値と前記Bk との論理積をHk として、k=m−1、m−2、・・、1、0の全てについて前記Fk を出力する第1の論理積回路と、前記k=m−1、m−2、・・、1、0の全てについてのFk の論理和RA>B を出力する第1の論理和回路と、k=m−1、m−2、・・、1、0の全てについて前記Hk を出力する第2の論理積回路と、前記k=m−1、m−2、・・、1、0の全てについて前記Hk の論理和RB>A を出力する第2の論理和回路と、前記Ek+1,k+1 を出力RA=B とする出力回路とを備え、前記RA>B 、前記RB>A 、前記RA=B がそれぞれmビットの前記第1および第2の入力数値の大小比較関係として、(前記第1の入力数値)>(前記第2の入力数値)、(前記第2の入力数値)>(前記第1の入力数値)、(前記第1の入力数値)=(前記第2の入力数値)を示すことを特徴とするmビットの大小比較演算装置。
【請求項2】(l×m)ビットからなる第3および第4の入力数値の大小比較演算装置であって、請求項1記載の大小比較演算装置をl個備え、前記各大小比較演算装置の第1の論理和回路の出力をRA>B,i (0≦i≦l−1)、前記各大小比較演算装置の第2の論理和回路の出力をRB>A,i 、前記各大小比較演算装置の出力回路の出力をRA=B,i 、前記RA>B,i の論理反転値をHi 、前記RB>A,i の論理反転値をIi 、前記RA>B,i と前記Ht のt=i−1、i−2、・・、1、0の全てについての論理積をJi 、前記RB>A,i と前記Iu のu=i−1、i−2、・・、1、0の全てについての論理積をKi として、i=l−1、l−2、・・、1、0の全てについての前記論理積Ji を出力する第3の論理積回路と、i=l−1、l−2、・・、1、0の全てについての前記論理積Ki を出力する第4の論理積回路と、前記i=l−1、l−2、・・、1、0の全てについてのJi の論理和DA>B を出力する第3の論理和回路と、前記i=l−1、l−2、・・、1、0の全てについてのKi の論理和DB>A を出力する第4の論理和回路と、前記i=l−1、l−2、・・、1、0の全てについてのRA=B,i の論理積DA=B を出力する第5の論理積回路とを備え、前記DA>B 、前記DB>A 、前記DA=B がそれぞれ(l×m)ビットの前記第3および第4の入力数値の大小比較関係として、(前記第3の入力数値)>(前記第4の入力数値)、(前記第4の入力数値)>(前記第3の入力数値)、(前記第3の入力数値)=(前記第4の入力数値)を示すことを特徴とする(l×m)ビットの大小比較演算装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、入力データに対し、加減演算、非線形演算等の演算を行なう信号処理プロセッサの算術論理演算部に用いる大小比較演算装置の改良に関するものである。
【0002】
【従来の技術】従来使用されている信号処理プロセッサの算術論理演算部では、一般的に、加減演算の高速化を図るために図6に示すようなCLA(Carry Look Ahead)回路が用いられている。このCLA回路は、同図に示すように、mビット(図では4ビット)の第1の入力数値Aのkビット目の値をAk 、mビットの第2の入力数値Bのkビット目の値をBk とし、1ビットの入力数値CinをCo として、前記Ak と前記Bk の排他的論理和Pk を出力する排他的論理和回路60〜63と、前記Ak と前記Bk の論理積Gk を出力する論理積回路64〜67と、前記Cinと前記Pp のp=k、k−1、k−2、・・、2、1、0の全てについての論理積Ek+1,k+1 を演算する論理積回路68〜71と、前記Gr (0≦r≦k−1)と前記Pq のq=k、k−1、k−2、・・、r+2、r+1の全てについての論理積Ek+1,r+1 を演算する論理積回路72〜77と、前記Gk をEk+1,0 として前記Ek+1,s のs=k+1、k、k−1、・・、1、0の全てについての論理和Ck+1 を演算する論理和回路78〜81とを有し、これ等の論理回路60〜81がk=m、m−1、・・、2、1、0の全てについて備えられて成る。
【0003】
【発明が解決しようとする課題】ところで、このCLA回路は、入力データのビット幅が大きくなると回路規模が大きくなる関係上、図7のように階層的に用いられることが通常行われる。
【0004】しかしながら、最近の高速な演算速度が要求される状況で、特に特願平3−72008号に開示される特殊命令等は、1クロックの間に大小比較を行ない、その結果のフラグによって3つの入力データの何れを出力するかを選択しているが、この場合、大小比較演算がクリティカルパスになってしまう。また、この算術演算部で大小比較しようとすると、一旦、減算演算を行い、その後に、2つの入力数値の最上位ビットと減算演算結果の最上位ビットとから大小比較を行う必要があると共に、演算結果の正又は負へのオーバーフローも考慮する必要があって、演算速度の高速性を有効には図り難い。更には、CLA回路の階層間のキャリーの伝搬が生じ、これがクリティカルパスになってしまう欠点が生じてしまう。
【0005】そこで、例えば、算術演算部に独立に大小比較回路を設けることにより、大小比較演算を高速化することが考えられるが、この考えでは、この大小比較回路の分、回路規模が大きくなる欠点が生じる。
【0006】
【課題を解決するための手段】本発明は、上記課題を解決するために、CLA回路の一部を用いて2つの入力数値を1ビット毎に大小比較演算するようにすることにより、大小比較演算の高速化と、算術演算部の回路縮小化を可能にすることを目的とする。
【0007】前記目的を達成するため、請求項1記載の発明の具体的な構成は、mビットからなる第1および第2の入力数値の大小比較演算を行う大小比較演算装置として、第1と第2のmビット長の2つの入力数値の加算演算による桁上りを出力するCLA回路、即ち、前記第1の入力数値のkビット目の値をAk 、前記第2の入力数値のkビット目の値をBk 、1ビットの入力数値CinをC0 、前記Ak と前記Bk の排他的論理和をPk 、前記Ak と前記Bk の論理積をGk 、前記GkをEk+1,0 、前記Cinと前記Pp のp=k、k−1、k−2、・・、2、1、0の全てについての論理積をEk+1,k+1 、前記Gr (0≦r≦k−1)と前記Pq のq=k、k−1、k−2、・・、r+2、r+1の全てについての論理積をEk+1,r+1 、前記Ek+1,s のs=k+1、k、k−1、・・、1、0の全てについての論理和をCk+1 として、前記Pk を出力する排他的論理和回路と、前記Gk を出力する論理積回路と、前記Ek+1,s (s=k+1、k、k−1、・・、1、0)を出力する論理積回路と、前記Ck を出力する論理和回路とがk=m、m−1、・・、2、1、0の全てについて備えられたCLA回路を備えることを前提とする。そして、更に、前記Ek,k と前記Pk の論理反転値と前記Ak との論理積をFk 、前記Ek,k と前記Pk の論理反転値と前記Bk との論理積をHkとして、k=m−1、m−2、・・、1、0の全てについて前記Fk を出力する第1の論理積回路と、前記k=m−1、m−2、・・、1、0の全てについてのF k の論理和RA>B を出力する第1の論理和回路と、k=m−1、m−2、・・、1、0の全てについて前記Hk を出力する第2の論理積回路と、前記k=m−1、m−2、・・、1、0の全てについて前記Hk の論理和RB>A を出力する第2の論理和回路と、前記Ek+1,k+1 を出力RA=B とする出力回路とを備えて、前記RA>B 、前記RB>A 、前記RA=B がそれぞれmビットの前記第1および第2の入力数値の大小比較関係として、(前記第1の入力数値)>(前記第2の入力数値)、(前記第2の入力数値)>(前記第1の入力数値)、(前記第1の入力数値)=(前記第2の入力数値)を示す構成としている。
【0008】更に、請求項2記載の発明の具体的な構成は、(l×m)ビットからなる第3および第4の入力数値の大小比較演算装置であって、請求項1記載の大小比較演算装置をl個備え、前記各大小比較演算装置の第1の論理和回路の出力をRA>B,i (0≦i≦l−1)、前記各大小比較演算装置の第2の論理和回路の出力をRB>A,i 、前記各大小比較演算装置の出力回路の出力をRA=B,i 、前記RA>B,i の論理反転値をHi 、前記RB>A,i の論理反転値をIi 、前記RA>B,i と前記Ht のt=i−1、i−2、・・、1、0の全てについての論理積をJi 、前記RB>A,i と前記Iu のu=i−1、i−2、・・、1、0の全てについての論理積をKi として、i=l−1、l−2、・・、1、0の全てについての前記論理積Ji を出力する第3の論理積回路と、i=l−1、l−2、・・、1、0の全てについての前記論理積Ki を出力する第4の論理積回路と、前記i=l−1、l−2、・・、1、0の全てについてのJi の論理和DA>B を出力する第3の論理和回路と、前記i=l−1、l−2、・・、1、0の全てについてのKi の論理和DB>A を出力する第4の論理和回路と、前記i=l−1、l−2、・・、1、0の全てについてのRA=B,i の論理積DA=B を出力する第5の論理積回路とを備えて、前記DA>B 、前記DB>A 、前記DA=B がそれぞれ(l×m)ビットの前記第3および第4の入力数値の大小比較関係として、(前記第3の入力数値)>(前記第4の入力数値)、(前記第4の入力数値)>(前記第3の入力数値)、(前記第3の入力数値)=(前記第4の入力数値)を示す構成としたものである。
【0009】
【作用】上述した構成により、請求項1記載の発明では、CLA回路の第kビット(1≦k≦m)目の桁上り演算において、第1ビット目から第(k−1)ビット目までの各ビットの前記2つの入力数値が一致し且つ第kビット目の前記2つの入力数値が不一致している場合に、第kビット目の前記第1の入力数値が0のとき、第1の論理和回路の出力が1となり、一方、逆に第kビット目の前記第2の入力数値が0のとき、第2の論理和回路の出力が1となる。また、第1ビット目から第mビット目の各ビットの入力数値が等しいときには、出力回路の出力が1となる。
【0010】また、請求項2記載の発明では、第j番(0≦j≦l)目のmビットの大小比較演算装置の第1の論理和回路の出力が1であり且つ第1番目から第(j−1)番目までの前記mビットの大小比較演算装置の第1の論理和回路の出力が全て0の場合には、第3の論理和回路の出力が1となり、第j番(0≦j≦l)目のmビットの大小比較演算装置の第2の論理和回路の出力が1であり且つ第1番目から第(j−1)番目までのmビットの大小比較演算装置の第2の論理和回路の出力が全て0の場合には、第4の論理和回路の出力が1となる。また、第1番目から第l番目までのmビットの大小比較演算装置の出力回路の出力が全て1の場合には、第5の論理積回路の出力が1となる。
【0011】ここに、CLA回路の一部を用いながら、2つの入力数値のmビット毎に大小比較演算が行われるので、大小比較演算の高速化と、回路規模の縮小化が達成される。
【0012】
【実施例】以下、本発明の実施例について図面を参照しながら説明する。
【0013】図1は本発明の一実施例を示すブロック図である。同図は(l×m)(l=4,m=4)の16ビット長の第1および第2の入力数値を扱う場合を示す。同図において、Aブロック11、Bブロック12、Bブロック13、Bブロック14のlブロック(4ブロック)に対し、16ビット長の入力数値A=A15×215+A14×214+A13×213+A12×212+A11×211+A10×210+A9 ×29 +A8 ×28 +A7 ×27 +A6 ×26+A5 ×25 +A4 ×24 +A3 ×23 +A2 ×22 +A1 ×21 +A0 ×20と、他の16ビット長の入力数値B=B15×215+B14×214+B13×213+B12×212+B11×211+B10×210+B9 ×29 +B8 ×28 +B7 ×27 +B6 ×26 +B5 ×25 +B4 ×24 +B3 ×23 +B2 ×22 +B1 ×21 +B0 ×20 と、前記入力数値Bの論理反転値^B=^B15×215+^B14×214+^B13×213+^B12×212+^B11×211+^B10×210+^B9 ×29 +^B8 ×28 +^B7 ×27 +^B6 ×26 +^B5 ×25 +^B4 ×24 +^B3 ×23 +^B2 ×22 +^B1 ×21 +^B0 ×20 とを入力し、4ビット毎にAブロック11、Bブロック12、Bブロック13、Bブロック14内のCLA回路によりキャリーC0 〜C15を演算している。
【0014】図2は、前記図1内のBブロック12、Bブロック13、Bブロック14の回路図を示し、点線内のCLA回路21は従来のCLA回路であり、その具体的な構成は、同一部分に同一符号を付して、その説明を省略する。
【0015】また、23、25、27、29は第1の論理積回路、22、24、26、28は第2の論理積回路であって、前記4個の第1の論理積回路23〜29は、CLA回路の対応する論理積回路69〜71の出力Ek,k と、CLA回路の対応する排他的論理和回路60〜63の出力Pk を対応する反転回路215、217、219、221で論理反転した出力^Pk と、一方の入力数値Ak との論理積Fk を出力するものであり、k=m−1、m−2、・・、1、0(m=4)の全てについて備えられる。
【0016】また、前記4個の第2の論理積回路22〜28は、CLA回路の対応する論理積回路69〜71の出力Ek,k と、CLA回路の対応する排他的論理和回路60〜63の出力Pk を対応する反転回路214、216、218、220で論理反転した出力^Pk と、他方の入力数値Bk との論理積Hk を出力するものであり、k=m−1、m−2、・・、1、0(m=4)の全てについて備えられる。
【0017】更に、図2において、211は第1の論理和回路、210は第2の論理和回路、213は出力回路、212は選択回路である。前記第1の論理和回路211は、前記4個の第1の論理積回路23、25、27及び29の出力Fk の論理和RA>B を出力するものであり、第2の論理和回路210は、前記4個の第2の論理積回路22、24、26及び28の出力Hk の論理和RB>A を出力するものである。また、出力回路213は、CLA回路の論理積回路62の出力Ek+1,k+1をRA=B として出力する回路である。前記選択回路212は、1ビットの入力数値Cinと数値1とを選択する回路である。
【0018】図3は、前記図1内のAブロック11の回路図であり、前記図2に示すBブロックの回路図と同様に、点線内のCLA回路31と、第1の論理積回路33、35、37及び39と、第2の論理積回路32、34、36及び38と、第1の論理和回路311と、第2の論理和回路310と、出力回路312と、反転回路313〜320とを備える。尚、図2に示す選択回路212は備えられない。
【0019】図4は、前記図1内のCブロック15の内部構成を示す回路図である。同図において、48、49及び410は、前記l個(=4個)の大小比較演算装置の第1の論理和回路211、311の出力をRA>B,i (0≦i≦l−1)として、そのRA>B,i の論理反転値Hi を出力する反転回路である。41、42及び43は、前記RA>B,i と前記論理反転値Ht のt=i−1、i−2、・・、1、0との全てについての論理積Ji を出力する第3の論理積回路である。414は、前記第3の論理積回路41〜43の出力Ji の論理和DA>B を出力する第3の論理和回路である。
【0020】また、411〜413は、前記l個(=4個)の大小比較演算装置の第2の論理和回路210、310の出力をRB>A,i (0≦i≦l−1)として、そのRB>A,i の論理反転値Ii を出力する反転回路である。45、46及び47は、前記RB>A,i と前記論理反転値Iu のu=i−1、i−2、・・、1、0との全てについての論理積Ki を出力する第4の論理積回路である。415は、前記第4の論理積回路45〜47の出力Ki の論理和DB>A を出力する第4の論理和回路である。
【0021】更に、44は、前記l個(=4個)の大小比較演算装置の出力回路213及び312の出力をRA=B,i として、そのi=l−1、l−2、・・、1、0の全ての論理積DA=B を出力する第5の論理積回路である。
【0022】図5は、本実施例において、CLA回路の一部を使用した大小比較演算時のデータ入力状態であって、同図から判るように、減算演算時とは入力数値A、入力数値B、及び入力数値Bの倫理反転値^Bとのビットの並びが逆になるように入力数値が入力される。
【0023】以下、本実施例の動作を説明する。
【0024】先ず、通常の減算演算の場合を説明すると、図1に示すようにAブロック11、Bブロック12、Bブロック13、Bブロック14に対し、入力数値Aと、入力数値Bの論理反転値^Bとを入力し、入力端子16には1を入力し、図2の選択回路212にはCinを選択させる。入力された2組の数値は、従来通り、図2及び図3の点線内に示されるCLA回路によりキャリーが計算され、図1において各ビットのキャリーC0 〜C15が出力される。
【0025】次に、比較演算を行なう場合を説明する。図5に示されるように、減算演算時とは入力数値A、B、及び入力数値Bの倫理反転値^Bとのビットの並びが逆になるように入力数値が入力され、入力端子56には1が入力される。また、図2の選択回路212により1が選択される。
【0026】以下、入力数値Ak と入力数値Bk(0≦k≦3)との比較について図2を用いて説明する。先ず、数値Ak と^Bk の排他的論理和をPk 、Ak と^Bk との論理積をGk 、CinとPp のp=k、k−1、k−2、・・1、0の全てについて論理積をEk+1 とする。第2の論理積回路22、24、26、28に着目すると、その論理積回路の各々が、Ek と、Pk の論理反転値と、Bk との論理積を出力する。つまり、Bブロック内でkビット目においてAk が0でBk が1であり、且つp=k−1、k−2、・・、1、0ビットの全てにおいて2つの入力数値が一致(Ap =Bp )している場合は、第2の論理積回路22、24、26、28のうち何れかの出力が1になり、第2の論理和回路210により出力RB>A が1となる。
【0027】また、第1の論理積回路23、25、27、29に着目すると、その各々がEk と、Pk の論理反転値と、Ak との論理積を出力する。つまり、Bブロック内においてkビット目のAk が1でBk が0であり、且つp=k−1、k−2、・・、1、0ビットの全てにおいて2つの入力数値が一致(Ap =Bp )している場合は、第1の論理積回路23、25、27、29のうち何れかの出力が1になり、第1の論理和回路211により出力RA>B が1となる。
【0028】更に、CLA回路の論理積回路68の出力E4 が出力回路213の出力RA=Bであるので、p=3、2、1、0全てにおいてAp =Bp のとき出力R A=Bが1となる。
【0029】一方、図3のAブロックにおいては、kビット目(1≦k≦3)の動作は図2に等しくなる。一方、0ビット目は、2つの入力数値それぞれの最上位ビット、つまり2の補数表現においては符号ビットが入力されることになり、第2の論理積回路32には、A0 と^B0 との排他的論理和P0 の論理反転値と、B0 とが入力され、第1の論理積回路33には、A0 と^B0 との排他的論理和P0 の論理反転値と、A0 とが入力される。従って、2つの入力数値のうちA0 が0でB0 が1、つまり入力数値Aが正でBが負の場合は、第2の論理積回路32の出力が1となり、一方、A0 が1でB0 が0、つまり入力数値Aが負でBが正の場合は、第1の論理積回路33の出力が1となる。
【0030】換言すれば、Aブロック内では、2つの入力数値のうちAが正でBが負の場合、及び2つの入力数値A、Bが何れも正又は負であってkビット目(k≠0)においてAk が1でBk が0であり且つp=k−1、k−2、・・、1、0ビット全てにおいて2つの入力数値が一致(Ap =Bp )している場合には、論理積回路32、35、37、39のうち何れかの出力が1になり、第1の論理和回路311により出力RA>B が1となる。一方、2つの入力数値のうちAが負でBが正の場合、及び2つの入力数値A、Bが何れも正又は負であってkビット目(k≠0)においてAk が0でBk が1であり且つp=k−1、k−2、・・、1、0ビット全てにおいて2つの入力数値が一致(Ap =Bp )している場合には、論理積回路33、34、36、38のうち何れか出力が1になり、第2の論理和回路310により出力RB>A が1となる。
【0031】そして、図4において、Aブロック11の出力RA>B を入力RA>B,3 とし、出力RB>A を入力RB>A,3 、出力RA=B を入力RA=B,3 、Bブロック12の出力RA>B を入力RA>B,2 、出力RB>A を入力RB>A,2 、出力RA=B を入力RA=B,2 、Bブロック13の出力RA>B を入力RA>B,1 、出力RB>A を入力RB>A,1 、出力RA=B を入力RA=B,1 、Bブロック14の出力RA>B を入力RA>B,0 、出力RB>A を入力RB>A,0 、出力RA=B を入力RA=B,0 とする。そして、RA>B,i (0≦i≦3)が1であり且つm=i−1、i−2、・・、1、0の全てにおいてRA>B,m が0のとき、第3の論理積回路41、42、43のうち何れかの出力が1となり、第3の論理和回路414により出力RA>B が1となる。これに対し、入力RB>A,i (0≦i≦3)が1であり且つm=i−1、i−2、・・、1、0の全てにおいてRB>A,m が0のとき、第4の論理積回路45、46、47のうち何れかの出力が1となり、第4の論理和回路415により出力RB>A が1となる。また、m=3、2、1、0の全てにおいてRA=B,m が1のとき、第5の論理積回路44の出力RA=B が1となる。
【0032】したがって、本実施例においては、別途に大小比較演算回路を設けず、CLA回路21、31の一部を利用して、2つの入力数値をmビット毎に大小比較演算できるので、別途大小比較演算回路を設けた場合と同様に大小比較演算の高速化を図ることができると共に、回路規模の縮小化を図ることができる。
【0033】尚、本実施例では、16ビットの入力数値に対する4ビット毎の大小比較演算を説明したが、本発明はこれに限られず、他の種々のビット幅の入力数値に対する種々のビット幅毎の大小比較演算に対しても同様に適用できるのは勿論である。
【0034】
【発明の効果】以上説明したように、本発明の大小比較演算装置によれば、大小比較演算回路を別途に設けず、CLA回路の一部を使用した2入力数値の1ビット毎の大小比較演算を行い得る構成としたので、回路規模の縮小化と、大小比較演算が分割されたビット単位(前記実施例では4ビット単位)で独立に実行可能となり、演算速度の高速化を図ることができる効果を奏する。




 

 


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