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発明の名称 ラインメモリ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−105083
公開日 平成7年(1995)4月21日
出願番号 特願平6−180017
出願日 平成6年(1994)8月1日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 狩野 信吾
要約 目的
シリアル/パラレル変換を行ないつつ、単純遅延量を任意のビット幅に設定可能な単純遅延方式のラインメモリを実現する。

構成
シリアル/パラレル変換器11内に、シリアルデータの最後に位置するシリアル/パラレル段数未満の剰余のビット数(p個(例えば3個))のデータを、ラッチ102−1〜102−3からセレクタ104−1〜104−3を介して、先頭からp個のパラレル出力端子bit8〜bit6に送る。従って、単純遅延量を任意ビット幅に設定しても、剰余ビット数のデータも正しい順序で並んだパラレルデータをシリアルに展開できる。
特許請求の範囲
【請求項1】 シリアル入力データをパラレルデータに変換するシリアル/パラレル変換器と、前記シリアル/パラレル変換器が出力するパラレルデータを記憶するメモリアレイと、前記メモリアレイから読み出したパラレルデータをシリアル出力データに変換するパラレル/シリアル変換器と、前記メモリアレイのアドレスを操作するワード制御回路と、前記シリアル/パラレル変換器、前記パラレル/シリアル変換器、及び前記ワード制御回路を制御するシステム制御回路とを備えたラインメモリであって、前記シリアル/パラレル変換器は、1個の外部シリアル入力端子、及びN(Nは任意の自然数)個のパラレル出力端子を有すると共に、N個の記憶素子と、各々第1の入力端子及び第2の入力端子を有するL(LはNより小さな自然数)個の選択素子とから成り、前記第1番目の記憶素子の入力は前記外部シリアル入力端子に接続され、前記第2番目から第N番目の記憶素子の入力は、各々、前記第1番目から第(Nー1)番目の記憶素子の出力に接続され、前記L個の選択素子の第1の入力端子の各々は、前記第1番目から第L番目の記憶素子の出力に接続され、前記L個の選択素子の第2の入力端子の各々は、前記第(N−L+1)番目から第N番目の記憶素子の出力に接続され、前記第1番目から第(N−L)番目の記憶素子の出力は、各々前記第1番目から第(N−L)番目のパラレル出力端子に接続され、前記第(N−L+1)番目から第N番目の選択素子の出力は、各々前記第(N−L+1)番目から第N番目のパラレル出力端子に接続されることを特徴とするラインメモリ。
【請求項2】 N個の他の記憶素子を別途備え、前記N個の他の記憶素子の入力は、各々N個の記憶素子の出力に接続され、前記第1番目から第L番目の他の記憶素子の出力は、各々、第1番目から第L番目のパラレル出力端子、及び第1番目から第L番目の選択素子の第1の入力端子に接続され、前記第(L+1)番目から第(N−L)番目の他の記憶素子の出力は、各々、第(L+1)番目から第(N−L)番目のパラレル出力端子に接続され、前記第(N−L+1)番目から第N番目の他の記憶素子の出力は、各々、第1番目から第L番目の選択素子の第2の入力端子に接続されることを特徴とする請求項1記載のラインメモリ。
【請求項3】 N個の遮断素子を別途備え、前記第1番目から第(N−L)番目の遮断素子は、第1番目から第(N−L)番目の他の記憶素子と、第1番目から第(N−L)番目のパラレル出力端子との間に配置され、前記第(N−L+1)番目から第N番目の遮断素子は、第1番目から第L番目の選択素子と、第(N−L+1)番目から第N番目のパラレル出力端子との間に配置されることを特徴とする請求項2記載のラインメモリ。
【請求項4】 メモリアレイは、N本のビット線と、(M−1)(Mは任意の自然数)本のワード線と、前記ワード線の走る方向にN行、前記ビット線の走る方向に(M−1)列配置される記憶素子とにより構成され、前記各行のワード線同志及び各列のビット線同志が接続され、前記第1番目から第N番目のビット線は、シリアル/パラレル変換器及びパラレル/シリアル変換器に接続され、前記第1番目から第(M−1)番目のワード線はワード制御回路に接続されることを特徴とする請求項1、請求項2又は請求項3記載のラインメモリ。
【請求項5】 パラレル/シリアル変換器は、1個の外部シリアル出力端子と、N個の記憶素子と、第1、第2及び第3の各入力端子を有するN個の選択素子と、N個の他の記憶素子とから成り、前記第1番目から第N番目の記憶素子の入力は、各々、メモリアレイの第1番目から第N番目のビット線に接続され、前記第1番目から第N番目の選択素子の第1の入力端子は、各々、前記メモリアレイの第1番目から第N番目のビット線に接続され、第2の入力端子は、各々、第1番目から第N番目の記憶素子の出力に接続され、第3の入力端子は、各々、前記第1番目から第(Nー1)番目の他の記憶素子の出力に接続され、前記第1番目から第N番目の他の記憶素子の入力は、各々、前記第1番目から第N番目の選択素子の出力に接続され、前記第N番目の他の記憶素子の出力は、前記外部シリアル出力端子に接続されることを特徴とする請求項1、請求項2又は請求項3記載のラインメモリ。
【請求項6】 パラレル/シリアル変換器は、1個の外部シリアル出力端子と、第1及び第2の各入力端子を有する(N−1)個の選択素子と、N個の記憶素子とから成り、前記番目第1から第(N−1)番目の選択素子の第1の入力端子は、各々、前記メモリアレイの第2番目から第N番目のビット線に接続され、第2の入力端子は、各々、第1番目から第(N−1)番目の記憶素子の出力に接続され、前記第1番目の記憶素子の入力は、前記メモリアレイの第1番目のビット線に接続され、前記第2番目から第N番目の記憶素子の入力は、各々、前記第1番目から第N−1番目の選択素子の出力に接続され、前記第N番目の記憶素子の出力は、前記外部シリアル出力端子に接続されることを特徴とする請求項1、請求項2又は請求項3記載のラインメモリ。
【請求項7】 ワード制御回路は、(M−1)個のポインター回路から成り、第1番目のポインター回路は、システム制御回路からポインターを受け取り、第K(KはMより小さい自然数)番目のポインター回路は、第(K−1)番目のポインター回路からポインターを受け取り、この受け取ったポインターを第(K+1)番目のポインター回路に渡し、第(M−1)番目のポインター回路は、前記システム制御回路にポインターを渡し、第1番目から第(M−1)番目のポインター回路の出力は、各々、前記第1番目から第(M−1)番目のワード線に接続されていることを特徴とする請求項4記載のラインメモリ。
【請求項8】 シリアル/パラレル変換器は、シリアルデータと、前記シリアルデータを構成する各々のデータに対応したシリアルデータライトイネーブル信号とが入力され、前記シリアルデータのうち、前記シリアルデータライトイネーブル信号が書き込みを許可しているデータのみをパラレルデータとして出力する機能を有することを特徴とする請求項1記載のラインメモリ。
【請求項9】シリアル入力データをパラレルデータに変換するシリアル/パラレル変換器と、前記シリアル/パラレル変換器が出力するパラレルデータを記憶するメモリアレイと、前記メモリアレイから読み出されたパラレルデータをシリアル出力データに変換するパラレル/シリアル変換器と、前記メモリアレイのアドレスを操作するワード制御回路と、前記シリアル/パラレル変換器、前記パラレル/シリアル変換器、及び前記ワード制御回路を制御するシステム制御回路とを備えたラインメモリにおいて、前記シリアル/パラレル変換器は、シリアルデータと、前記シリアルデータを構成する各々のデータに対応したシリアルデータライトイネーブル信号とが入力され、前記シリアルデータのうち、前記シリアルデータライトイネーブル信号が書き込みを許可しているデータのみをパラレルデータとして出力する機能を有することを特徴とするラインメモリ。
【請求項10】 シリアル/パラレル変換器は、Nを任意の自然数として、N個の第1の記憶素子と、N個の第2の記憶素子と、N個の第3の記憶素子と、N個の第4の記憶素子と、N個のアンド素子と、N個の遮断素子とから成り、前記第1の記憶素子のうち第1番目の記憶素子の入力は、外部シリアル入力に接続され、前記第1の記憶素子のうち第2番目から第N番目の記憶素子の入力は、各々、前記第1の記憶素子のうち第1番目から第(Nー1)番目の記憶素子の出力に接続され、前記N個の第2の記憶素子の入力は、各々、前記N個の第1の記憶素子1の各出力に接続され、前記第3の記憶素子のうち第1番目の記憶素子の入力には、シリアルデータライトイネーブル信号が接続され、前記第3の記憶素子のうち第2番目から第N番目の記憶素子の入力は、各々、前記第3の記憶素子のうち第1番目から第(Nー1)番目の記憶素子の出力に接続され、前記N個の第4の記憶素子の入力は、各々、前記N個の第3の記憶素子の各出力に接続され、前記N個のアンド素子の一方の入力は、各々、前記N個の第4の記憶素子の各出力に接続され、前記N個のアンド素子の他方の入力には、パラレルデータライトイネーブル信号が接続され、前記N個のアンド素子の出力は、各々、前記N個の遮断素子の制御線に接続され、前記N個の遮断素子の入力は、各々、前記N個の第2の記憶素子の出力に接続され、前記N個の遮断素子の出力は、各々、前記メモリアレイの第1から第Nのビット線に接続されることを特徴とする請求項9記載のラインメモリ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、シリアルなデータをパラレルデータに変換して記憶する単純遅延方式のラインメモリに関する。
【0002】
【従来の技術】近年、半導体を用いた集積回路の高密度化の要求は増加の一途を辿っている。特定用途向け大規模集積回路の構成要素として、アンド素子やオア素子以外にも、従来は外付けされていたROMやRAMなどが同一の集積回路に作り込まれるようになり、その集積度はもはや物理的な限界の範疇まで到達しようとしている。このように高密度な機能を一つの部品に集約した半導体集積回路は携帯用のコンパクトなデバイスには勿論、多くの製品分野に欠くことのできないものとなっている。
【0003】ROMやRAMという従来外付けされていた機能デバイスの例としてラインメモリが挙げられる。ラインメモリは、画像情報などの周期性を持ったデータを取り扱う装置に有益な機能デバイスである。ラインメモリは、データ保持機能をRAMに置き換えることにより素子の集積度を高めているが、反面、メモリアクセスに時間を要し、RAMを用いることが高速動作のネックとなっている。高速動作を可能とするために、外部のシリアルデータをデバイス内部、例えばシフトレジスタを用いてパラレルデータに変換してメモリアクセスすることにより、表面上、高速な動作が可能となっている。
【0004】ラインメモリは、機能により(1)単純遅延方式、(2)スタート方式、(3)ライト/リード別クロック方式の品種が存在する。(1)の単純遅延方式は、初期にリセット信号が入力されると、その後はクロックに同期して、データを書き込み、所定の遅延時間後にデータを読み出す方式である。
【0005】従来の単純遅延方式は、具体的には、シリアルデータをシリアル/パラレル段数(シリアル/パラレル段数とは、シリアルデータをパラレルデータに変換する個数,即ち1パラレルデータを構成するデータの数を言う)分だけパラレルに変換し、このパラレルデータをメモリアクセスする。その後、パラレルデータをシリアルデータに変換することで実現していた。上記パラレルデータのメモリアクセスは、1パラレルデータをメモリの一列分に書き込む動作であり、このアクセスをメモリアレイの列の数だけ繰り返しており、従って単純遅延方式の遅延量はシリアル/パラレル段数×メモリアレイの列である。
【0006】
【発明が解決しようとする課題】しかしながら、上記のような単純遅延方式のラインメモリでは、内部のメモリアクセスはパラレル動作を行なっている関係上、任意のビット幅,即ちシリアル/パラレル段数で割り切れずに端数のビット数が出るビット幅を持つデータについては、この剰余のビットをシフトレジスタ等でパラレル変換しても、この剰余のビットをシリアル/パラレル変換器から出力すると、1パラレルデータ内の先頭に位置しない。従って、単純遅延方式の遅延量はシリアル/パラレル段数×メモリアレイの列という制約を被むり、その結果、この制約を満すビット幅のデータに対してしか単純遅延方式のラインメモリを適用できず、単純遅延方式のラインメモリは、その用途が狭く制限されているという問題点を有していた。
【0007】また、今日では、ラインメモリに書き込んだデータをブラウン管の表示画面に表示して画面を形成する場合に、そのブラウン管の画面のうち、その大部分については前画面をそのまま表示し続けながら、残る小部分については前画面とは異なる新たな表示を行いたい場合があるが、上記の従来ような構成では、内部のメモリアクセスはパラレル動作にて行なっているために、データに対する制御も1パラレル動作単位毎に取り扱うという制約を被り、このため、任意データに対してのみ書き込み可能な制御を行なうことは、従来のラインメモリでは困難である問題点を有していた。
【0008】本発明は上記問題点に鑑み、その目的は、内部のメモリアクセスはパラレル動作を行ないつつ、単純遅延方式の遅延量は前記シリアル/パラレル段数×メモリアレイの列という制約を受けない単純遅延方式のラインメモリを提供して、任意ビット幅を持つデータであっても単純遅延方式のラインメモリで記憶可能とし、単純遅延方式のラインメモリの用途を拡大することにある。
【0009】また、本発明の他の目的は、内部のメモリアクセスはパラレル動作を行ないつつ、任意データに対しライトイネーブル制御を行ない得るラインメモリを提供することにある。
【0010】
【課題を解決するための手段】上記問題点を解決するため、本発明の単純遅延方式のラインメモリでは、任意のビット幅のデータのうち、シリアル/パラレル段数未満の剰余のビットもシフトレジスタ等を用いてパラレル変換するが、この剰余のビットをシリアル/パラレル変換器の先頭から取出す構成を付加することとする。
【0011】また、本発明では、シリアルデータを書き込むと書き込まないとに拘らず入力しつつ、書き込みを許可するライトイネーブル信号をそのシリアルデータの入力に同期して入力し、このライトイネーブル信号により、上記入力したシリアルデータのメモリアレイへの書き込みを任意に制御する構成とする。
【0012】すなわち、請求項1記載の発明のラインメモリは、シリアル入力データをパラレルデータに変換するシリアル/パラレル変換器と、前記シリアル/パラレル変換器が出力するパラレルデータを記憶するメモリアレイと、前記メモリアレイから読み出したパラレルデータをシリアル出力データに変換するパラレル/シリアル変換器と、前記メモリアレイのアドレスを操作するワード制御回路と、前記シリアル/パラレル変換器、前記パラレル/シリアル変換器、及び前記ワード制御回路を制御するシステム制御回路とを備えたラインメモリを対象とする。そして、前記シリアル/パラレル変換器は、1個の外部シリアル入力端子、及びN(Nは任意の自然数)個のパラレル出力端子を有すると共に、N個の記憶素子と、各々第1の入力端子及び第2の入力端子を有するL(LはNより小さな自然数)個の選択素子とから成り、前記第1番目の記憶素子の入力は前記外部シリアル入力端子に接続され、前記第2番目から第N番目の記憶素子の入力は、各々、前記第1番目から第(Nー1)番目の記憶素子の出力に接続され、前記L個の選択素子の第1の入力端子の各々は、前記第1番目から第L番目の記憶素子の出力に接続され、前記L個の選択素子の第2の入力端子の各々は、前記第(N−L+1)番目から第N番目の記憶素子の出力に接続され、前記第1番目から第(N−L)番目の記憶素子の出力は、各々前記第1番目から第(N−L)番目のパラレル出力端子に接続され、前記第(N−L+1)番目から第N番目の選択素子の出力は、各々前記第(N−L+1)番目から第N番目のパラレル出力端子に接続される構成である。
【0013】また、請求項2記載の発明は、前記請求項1記載のラインメモリの構成に加えて、N個の他の記憶素子を別途備え、前記N個の他の記憶素子の入力は、各々N個の記憶素子の出力に接続され、前記第1番目から第L番目の他の記憶素子の出力は、各々、第1番目から第L番目のパラレル出力端子、及び第1番目から第L番目の選択素子の第1の入力端子に接続され、前記第(L+1)番目から第(N−L)番目の他の記憶素子の出力は、各々、第(L+1)番目から第(N−L)番目のパラレル出力端子に接続され、前記第(N−L+1)番目から第N番目の他の記憶素子の出力は、各々、第1番目から第L番目の選択素子の第2の入力端子に接続される構成である。
【0014】更に、請求項3記載の発明は、前記請求項2記載の発明のラインメモリの構成に加えて、N個の遮断素子を別途備え、前記第1番目から第(N−L)番目の遮断素子は、第1番目から第(N−L)番目の他の記憶素子と、第1番目から第(N−L)番目のパラレル出力端子との間に配置され、前記第(N−L+1)番目から第N番目の遮断素子は、第1番目から第L番目の選択素子と、第(N−L+1)番目から第N番目のパラレル出力端子との間に配置される構成である。
【0015】加えて、請求項4記載の発明は、前記請求項1、請求項2又は請求項3記載のラインメモリにおいて、メモリアレイは、N本のビット線と、(M−1)(Mは任意の自然数)本のワード線と、前記ワード線の走る方向にN行、前記ビット線の走る方向に(M−1)列配置される記憶素子とにより構成され、前記各行のワード線同志及び各列のビット線同志が接続され、前記第1番目から第N番目のビット線は、シリアル/パラレル変換器及びパラレル/シリアル変換器に接続され、前記第1番目から第(M−1)番目のワード線はワード制御回路に接続される構成である。
【0016】更に加えて、請求項5記載の発明は、前記請求項1、請求項2又は請求項3記載のラインメモリにおいて、パラレル/シリアル変換器は、1個の外部シリアル出力端子と、N個の記憶素子と、第1、第2及び第3の各入力端子を有するN個の選択素子と、N個の他の記憶素子とから成り、前記第1番目から第N番目の記憶素子の入力は、各々、メモリアレイの第1番目から第N番目のビット線に接続され、前記第1番目から第N番目の選択素子の第1の入力端子は、各々、前記メモリアレイの第1番目から第N番目のビット線に接続され、第2の入力端子は、各々、第1番目から第N番目の記憶素子の出力に接続され、第3の入力端子は、各々、前記第1番目から第(Nー1)番目の他の記憶素子の出力に接続され、前記第1番目から第N番目の他の記憶素子の入力は、各々、前記第1番目から第N番目の選択素子の出力に接続され、前記第N番目の他の記憶素子の出力は、前記外部シリアル出力端子に接続される構成である。
【0017】また、請求項6記載の発明は、前記請求項1、請求項2又は請求項3記載のラインメモリにおいて、パラレル/シリアル変換器は、1個の外部シリアル出力端子と、第1及び第2の各入力端子を有する(N−1)個の選択素子と、N個の記憶素子とから成り、前記番目第1から第(N−1)番目の選択素子の第1の入力端子は、各々、前記メモリアレイの第2番目から第N番目のビット線に接続され、第2の入力端子は、各々、第1番目から第(N−1)番目の記憶素子の出力に接続され、前記第1番目の記憶素子の入力は、前記メモリアレイの第1番目のビット線に接続され、前記第2番目から第N番目の記憶素子の入力は、各々、前記第1番目から第N−1番目の選択素子の出力に接続され、前記第N番目の記憶素子の出力は、前記外部シリアル出力端子に接続される構成である。
【0018】更に、請求項7記載の発明は、前記請求項4記載のラインメモリにおいて、ワード制御回路は、(M−1)個のポインター回路から成り、第1番目のポインター回路は、システム制御回路からポインターを受け取り、第K(KはMより小さい自然数)番目のポインター回路は、第(K−1)番目のポインター回路からポインターを受け取り、この受け取ったポインターを第(K+1)番目のポインター回路に渡し、第(M−1)番目のポインター回路は、前記システム制御回路にポインターを渡し、第1番目から第(M−1)番目のポインター回路の出力は、各々、前記第1番目から第(M−1)番目のワード線に接続されている構成である。
【0019】加えて、請求項8記載の発明は、前記請求項1記載のラインメモリにおいて、シリアル/パラレル変換器は、シリアルデータと、前記シリアルデータを構成する各々のデータに対応したシリアルデータライトイネーブル信号とが入力され、前記シリアルデータのうち、前記シリアルデータライトイネーブル信号が書き込みを許可しているデータのみをパラレルデータとして出力する機能を有す構成である。
【0020】また、請求項9記載の発明のラインメモリでは、シリアル入力データをパラレルデータに変換するシリアル/パラレル変換器と、前記シリアル/パラレル変換器が出力するパラレルデータを記憶するメモリアレイと、前記メモリアレイから読み出されたパラレルデータをシリアル出力データに変換するパラレル/シリアル変換器と、前記メモリアレイのアドレスを操作するワード制御回路と、前記シリアル/パラレル変換器、前記パラレル/シリアル変換器、及び前記ワード制御回路を制御するシステム制御回路とを備えたラインメモリを前提とする。そして、前記シリアル/パラレル変換器は、シリアルデータと、前記シリアルデータを構成する各々のデータに対応したシリアルデータライトイネーブル信号とが入力され、前記シリアルデータのうち、前記シリアルデータライトイネーブル信号が書き込みを許可しているデータのみをパラレルデータとして出力する機能を有する構成である。
【0021】更に、請求項10記載の発明では、前記請求項9記載の発明のラインメモリにおいて、シリアル/パラレル変換器は、Nを任意の自然数として、N個の第1の記憶素子と、N個の第2の記憶素子と、N個の第3の記憶素子と、N個の第4の記憶素子と、N個のアンド素子と、N個の遮断素子とから成り、前記第1の記憶素子のうち第1番目の記憶素子の入力は、外部シリアル入力に接続され、前記第1の記憶素子のうち第2番目から第N番目の記憶素子の入力には、各々、前記第1の記憶素子のうち第1番目から第(Nー1)番目の記憶素子の出力に接続され、前記N個の第2の記憶素子の入力は、各々、前記N個の第1の記憶素子1の各出力に接続され、前記第3の記憶素子のうち第1番目の記憶素子の入力には、シリアルデータライトイネーブル信号が接続され、前記第3の記憶素子のうち第2番目から第N番目の記憶素子の入力は、各々、前記第3の記憶素子のうち第1番目から第(Nー1)番目の記憶素子の出力に接続され、前記N個の第4の記憶素子の入力は、各々、前記N個の第3の記憶素子の各出力に接続され、前記N個のアンド素子の一方の入力は、各々、前記N個の第4の記憶素子の各出力に接続され、前記N個のアンド素子の他方の入力には、パラレルデータライトイネーブル信号が接続され、前記N個のアンド素子の出力は、各々、前記N個の遮断素子の制御線に接続され、前記N個の遮断素子の入力は、各々、前記N個の第2の記憶素子の出力に接続され、前記N個の遮断素子の出力は、各々、前記メモリアレイの第1から第Nのビット線に接続される構成である。
【0022】
【作用】以上の構成により、請求項1〜請求項8記載の単純遅延方式のラインメモリでは、任意のビット幅のデータは、そのシリアル/パラレル段数毎に、シリアル/パラレル変換器内で従来と同様にN個の記憶素子によりシリアル/パラレル変換された後、1パラレルデータ(シリアル/パラレル段数=N)としてN個のパラレル出力端子からメモリアレイに出力され、このメモリアレイの1列分に記憶されることが繰返される。
【0023】そして、最後に位置する剰余のビット数(p個)のデータは、後尾からp個の記憶素子によりシリアル/パラレル変換された後、選択素子により、先頭からp個のパラレル出力端子に送られ、このp個のパラレル出力端子からメモリアレイに出力され、このメモリアレイの1列分のうち先頭からp個分に記憶される。ここで、剰余のビット数のデータを含む1パラレルデータには、他のデータを含み、この他のデータはメモリアレイに記憶されるが、外部シリアル出力として読み出さなければ、問題ない。
【0024】特に、請求項5記載のラインメモリでは、パラレル/シリアル変換器が、N個の選択素子の前段(データ入力側)にN個の記憶素子を備えるので、任意のビット数のデータのうち最初の1パラレルデータ(N個のデータ)をこのN個の記憶素子に記憶でき、この最初の1パラレルデータをメモリアレイから読み出す場合に比して、読出し速度を速くできる効果を奏する。
【0025】また、請求項9及び請求項10記載の発明のラインメモリでは、シリアル入力データをパラレルに展開し、メモリアクセスは1パラレルデータ毎に行なわれる。しかし、シリアルデータライトイネーブル信号が一旦内部レジスタに取り込まれた後、メモリアクセス時に、パラレルデータのうちライトイネーブル信号に対応するデータに対してのみライトイネーブル制御するので、内部のメモリアクセスはパラレル動作を行ないつつ、任意のデータに対しライトイネーブル制御を行ない得るラインメモリが実現される。
【0026】
【実施例】以下、本発明の単純遅延方式のラインメモリの実施例について、図面を参照しながら、説明する。
【0027】図1は、本発明の実施例における単純遅延方式のラインメモリのブロック図を示す。本実施例では、任意のビット幅をB、シリアル/パラレル段数をN、メモリアレイの列を(M−1)として、B=N・(M−1)+L(Lは剰余のビット数)
任意のビット幅Bを持つデータを扱う場合を説明する。
【0028】図1において、11はシリアル入力データをパラレルデータに変換するシリアル/パラレル変換器、12はパラレルデータを記憶するメモリアレイである。13は前記メモリアレイ12から読み出したパラレルデータをシリアルデータに変換するパラレル/シリアル変換器である。また、14は前記メモリアレイ12のアドレスポインタを制御するワード制御回路、15は、前記シリアル/パラレル変換器11、パラレル/シリアル変換器13及びワード制御回路14を制御するシステム制御回路である。
【0029】図2は、シリアル/パラレル変換器11の構成を示す。同図において、DINは外部入力端子、bit1〜bit8はN個(図では8個)のパラレル出力端子、/bit1 〜/bit8 は前記パラレル出力端子の出力とは相補の出力となる他の8個のパラレル出力端子、101ー1から101ー8は8個のフリップフロップ(記憶素子)、102ー1から102ー8は8個のラッチ(他の記憶素子)、103ー1から103ー8は8個のトランスファゲート(遮断素子)、104−1〜104−3はL個(図では3個)のセレクタ(選択素子)である。
【0030】前記第1番目のフリップフロップ101−1の入力は外部シリアル入力端子DINに接続され、前記第2〜第8番目のフリップフロップ101−2〜101−8の入力は、各々、第1〜第7(即ち、後段の)フリップフロップ101−1〜101−7の出力側に接続される。また、前記8個のラッチ102−1〜102−8の入力は、各々、前記8個のフリップフロップ101−1〜101−8の出力側に接続される。
【0031】前記3個のセレクタ104−1〜104−3は、各々、第1及び第2の各入力端子a、bを有する。3個のセレクタ104−1〜104−3の第1の入力端子aは、各々、前記第1〜第3番目のラッチ102−1〜102−3の出力側に接続される。また、3個のセレクタ104−1〜104−3の第2の入力端子bは、各々、前記第6〜第8番目のラッチ102−6〜102−8の出力側に接続される。
【0032】更に、前記第1〜第5番目のトランスファゲート103−1〜103−5は、各々、第1〜第5番目のラッチ102−1〜102−5の出力側に接続され、第6〜第8番目のトランスファゲート103−6〜103−8は、各々、セレクタ104−1〜104−3出力側に接続される。
【0033】加えて、前記8個のトランスファゲート103−1〜103−8は、各々、前記対応するパラレル出力端子bit1〜bit8に接続され、この各パラレル出力端子bit1〜bit8はメモリアレイ12の8本のビット線(後述)に接続される。
【0034】図3は、前記パラレル/シリアル変換器13の構成を示す。同図において、DOUTは1個の外部シリアル出力端子、105ー1から105ー8はN個(図では8個)のフリップフロップ(記憶素子)、106ー1から106ー8は8個のセレクタ、107ー1から107ー8は8個の他のフリップフロップ(他の記憶素子)である。
【0035】前記第1番目から第N番目のフリップフロップ105−1〜105−8の入力は、各々、メモリアレイ12の第1〜第8番目のビット線/bit1 〜/bit8 と接続される。
【0036】前記第1番目のセレクタ106−1は、第1及び第2の各入力端子d、eを有し、第2〜第8番目のセレクタ106−2〜106−8は、第1、第2及び第3の各入力端子d、e、fを有する。8個のセレクタ106−1〜106−8の第1の入力端子dは、各々、メモリアレイ12の第1〜第8番目のビット線/bit1 〜/bit8 に接続され、第2の入力端子eは、各々、第2〜第8番目のフリップフロップ105−1〜105−8の出力側に接続され、第3の入力端子fは、各々、第1〜第7番目の他のフリップフロップ107−1〜107−7の出力側に接続される。
【0037】前記第1〜第8番目の他のフリップフロップ107−1〜107−8の入力は、各々、前記第1〜第8番目のセレクタ104−1〜104−8の出力側に接続され、第8番目の他のフリップフロップ107−8の出力は、外部シリアル出力端子DOUTに接続される図4は前記ワード制御回路14の構成を示す。同図において、108ー1から108ーM−1はフリップフロップ(ポインター回路)、108−Mもフリップフロップである。前記第1番目のフリップフロップ108−1は、システム制御回路15からポインターSTARTを受け取る。第2〜第(M−1)番目のフリップフロップ108−2〜108(M−1)は、その前段のフリップフロップ108−1〜108−(M−2)からポインターを受け取り、この受け取ったポインターを次段のフリップフロップ108−3〜108−Mに渡す。第(M−1)番目のフリップフロップ108−(M−1)は、システム制御回路15にポインターを渡す。前記第1番目から第(M−1)番目のフリップフロップ108−1〜108−(M−1)の出力は、各々、前記メモリアレイ12の第1〜第(M−1)番目のワード線WORD1〜WORD(M−1)(後述)に接続される。
【0038】図5は前記メモリアレイ12の構成を示す。同図(a) はメモリセルがアレイ状に並んだ様子を示しており、同図(b) はメモリセルの構成を示す。
【0039】同図において、メモリアレイ12は、N本(図では8本)のビット線bit1〜bit8と、(M−1)本のワード線WORD1〜WORD(M−1)と、前記ワード線の走る方向にN行、前記ビット線の走る方向に(M−1)列配置されるメモリセル(記憶素子)により構成される。前記各行のワード線WORD1〜WORD(M−1)同志及び各列のビット線bit1〜bit8同志は接続される。また、前記8本のビット線bit1〜bit8は、前記シリアル/パラレル変換器11及びパラレル/シリアル変換器13に接続され、前記第1〜第(M−1)番目のワード線WORD1〜WORD(M−1)は、前記ワード制御回路14に接続される。
【0040】図5において、本実施例のメモリセルは、スタティックRAMを採用しており、書き込み及び読み出しのポートを制御するワード線は共通であり、ビット線は正極性のビット線と反転極性のビット線が対をなしている。前記図2及び図3においてもメモリアレイに接続するビット線は本来のビット線と反転極性のビット線が対をなす構造となっている。
【0041】図6は前記システム制御回路15のブロック図を示す。同図において、外部からはクロックCLKとリセット信号RSTとが入力される。16は、前記クロックCLK及びリセット信号RSTを受けて、クロックCLKを分周した分周クロックを生成する分周回路、17は、前記分周回路16が生成したクロックに基いて、前記シリアル/パラレル変換器11、パラレル/シリアル変換器13及びワード制御回路14の各制御信号を生成するタイミング生成器である。
【0042】次に、図7及び図8のタイムチャートを用いて、本実施例の単純遅延方式のラインメモリの動作を説明する。
【0043】本実施例では、任意ビット幅のシリアルデータの例としてB=N・(M−1)+r=(8・(M−1)+3)のビット数のデータを扱うこととする。
【0044】図2において、フリップフロップ101ー1に入力されるシリアルデータは、クロックCLKに同期して順次フリップフロップ101ー2〜101ー8に取り込まれて、パラレルデータに展開される。このパラレルデータへの展開は8クロック毎に繰り返される。
【0045】前記展開されたパラレルデータは、各々、ラッチ102ー1〜102ー8に図7に示す同一のタイミングで取り込まれる。セレクタ104−1〜104−3の制御信号WSELは”1”にアサートされているので、トランスファーゲート103ー1〜103ー8をアサートすることにより、ラッチ102ー1〜102ー8に取り込まれたパラレルデータは、図7に示す”WHOLD=1”のライトサイクル時に、各々、ビット線1からビット線8にドライブされる。図7に示した”RE=1のリードサイクルの前のサイクル時に、プリチャージ制御信号NPCをアサートして、ビット線をプリチャージする。
【0046】第1から第(M−1)までのパラレルデータに対しては、8ビット毎に以上の制御を繰り返す。
【0047】第Mのパラレルデータは最後に位置する剰余の3ビットのデータである。この場合には、図7に示すように、この剰余の3ビットのシリアルデータがフリップフロップ101ー1〜101ー3までパラレルに展開された時点で、各々、ラッチ102ー1〜102ー8へ同一のタイミングで取り込まれる。
【0048】ここで、ラッチ102ー1〜102ー3までは新たなシリアルデータが取り込まれ、ラッチ102ー4〜102ー8は第(M−1)のパラレルデータの一部分が取り込まれている。第Mのパラレルデータのライトサイクル時には、セレクタ制御信号WSELを”0”にアサートしておいた状態で、トランスファーゲート103ー1〜103ー8をアサートすることにより、ラッチ102ー1〜102ー3のデータが、各々、ビット線1からビット線3と、ビット線6からビット線8とにドライブされる。これと同時に、ラッチ102ー4〜102ー5のデータは、各々、ビット線4及びビット線5へドライブされる。
【0049】第1のパラレルデータは、図7に示した”REGE=1”のタイミングで、各々、図3のラッチ105ー1〜105ー8に記憶される。
【0050】第2以降第Mまでのパラレルデータは、各々、図5(a) のワード線WORD1〜WORD(M−1)に接続されている行のメモリセルに記憶される。
【0051】図3において、第1番目のパラレルデータについては、図8に示した”RE=1”のリードサイクル時に、セレクタ制御信号RSELAをアサートすることにより、ラッチ105ー1,105ー8のデータがフリップフロップ107ー1〜107ー8に同時に取り込まれる。第2番目以降のパラレルデータは、セレクタ制御信号RSELBをアサートすることにより、ビット線1からビット線8のデータが、フリップフロップ107ー1〜107ー8に同時に取り込まれる。このフリップフロップ107ー1〜107ー8に取り込まれたパラレルデータは、セレクタ制御信号RSELCをアサートすることにより、クロックCLKに同期するシリアル出力データとして、順次、フリップフロップ107ー8から出力される。
【0052】図8に示すように、第M番目の最終パラレルデータのうち有効な3ビットのデータがシリアルに出力されれば、この時点を図6のシステム制御回路15内のタイミング生成器17が判断し、その後に、8個のフリップフロップ101−1〜101−8に記憶された次の第1パラレルデータを8個のラッチ101−1〜102−8に入力するリードサイクルを開始すると共に、次のシリアル入力データをパラレルデータとして8個のフリップフロップ101−1〜101−8に入力することを開始する。
【0053】図4において、パラレルデータがメモリアクセスする行のメモリアレイを指定するのは、ワード制御回路14のフリップフロップ108ー1〜108ーMから出力されるポインターである。動作初期には、各フリップフロップ108−1〜108−Mが外部リセット信号RESETにより初期化され、その後、第1番目のフリップフロップ108ー1がシステム制御回路15からアドレスポインタSTARTを受け取り、リードサイクル及びライトサイクルに応じて、リードイネーブル信号RE及びライトイネーブル信号WEがアサートされると、メモリアレイ12のワード線WORD1がアサートされる。以後、ワード線クロックWORDCKに同期して、メモリアレイ12のワード線の選択を指令するアドレスポインタが1シリアル/パラレル動作毎に順次移動して行く。最後のフリップフロップ108ーMにまでアドレスポインタが移動すると、最終アドレスポインタWLASTは、システム制御回路14内のタイミング生成器17に渡され、このタイミング生成器17は、受け取った最終アドレスポインタWLASTに基いて、最終パラレルデータのライトサイクルのタイミング、次の第1パラレルデータのリードサイクルのタイミング、及び次のシリアルデータのライトサイクルのタイミングを各々決定する。
【0054】以上説明したように、本実施例では、(8×(M−1)+3)ビットのシリアル入力データに対して、最初の1パラレルデータ(8ビットのデータ)はパラレル/シリアル変換器13内のフリップフロップ105−1〜105−8に記憶し、9ビット目から(8×(M−1))ビットまでのデータはメモリアレイ12に記憶し、(8×(M−1)+1)目から(8×(M−1)+3)ビットのデータはシリアル/パラレル変換器11内のラッチ102−1〜102−8に取込んだ後、セレクタ104−1〜104−3を介してアクセス先を入れ換えてメモリアレイ12に記憶し、その後、その記憶した任意ビット数のパラレルデータのうち最初の8ビットまではパラレル/シリアル変換器13内のフリップフロップ105−1〜105−8から読み出し、以降のパラレルデータは順次メモリアレイ12から読み出してパラレル/シリアル変換することを繰返すことにより、任意のシリアル入力データに対して、内部のメモリアクセスはパラレル動作を行いつつ、単純遅延方式の遅延量は(シリアル/パラレル段数×メモリアレイの列)という制約を受けず、(N×(M−1)+L)という任意のビット幅を持つデータを、単純遅延方式のラインメモリを用いて記憶し、読み出すことができる。
【0055】尚、以上の説明では、剰余のビット数Lが3である場合を例示して説明したが、この剰余のビット数Lの値は、シリアル/パラレル段数N(1パラレルデータを構成するデータの数)未満の値であれば、如何なる値であってもよい。但し、図2に示すシリアル/パラレル変換器11において、剰余のビット数Lに等しい数のセレクタ104を設ける必要がある。
【0056】図9及び図10は、任意のデータに対してのみライトイネーブル制御を行なうラインメモリの実施例を示す。
【0057】尚、全体構成、並びにワード制御回路及びメモリアレイの構成は前記実施例と同一であるので、その説明及び図示を省略する。
【0058】図9は、シリアル/パラレル変換器11´の構成を示す。同図において、DINは外部シリアル入力、bit1〜bit8は8個のパラレル出力端子、201ー1〜201ー8はN個(図では8個)のフリップフロップ(第1の記憶素子)、202ー1〜202ー8は8個のラッチ(第2の記憶素子)、203ー1〜203ー8は8個の他のフリップフロップ(第3の記憶素子)、204ー1〜204ー8は8個の他のラッチ(第4の記憶素子)、205ー1〜205ー8は8個の2入力型アンド素子、206ー1から206ー8は8個のトランスファーゲート(遮断素子)である。
【0059】前記第1のフリップフロップのうち第1番目のフリップフロップ201−1の入力は、外部シリアル入力端子DINに接続され、前記第1のフリップフロップのうち第2〜第8番目のフリップフロップ201−2〜201−8の入力は、各々、前記第1のフリップフロップのうち前段,即ち第1〜第7番目のフリップフロップ201−1〜201−7の出力側に接続される。
【0060】前記8個のラッチ202−1〜202−8の入力は、各々、前記8個のフリップフロップ201−1〜201−8の各出力に接続される。
【0061】前記他のフリップフロップのうち第1番目のフリップフロップ203−1の入力は、シリアルデータライトイネーブル信号WENが接続され、前記他のフリップフロップのうち第2〜第8番目のフリップフロップ203−2〜203−8の入力は、各々、その前段,即ち第1〜第7番目の他のフリップフロップ3−1〜203−7の出力側に接続される。
【0062】前記8個の他のラッチ204−1〜204−8の入力は、各々、前記8個の他のフリップフロップ203−1〜203−8の各出力に接続される。また、前記8個のアンド素子205−1〜205−8の一方の入力は、各々、前記8個のラッチ204−1〜204−8の各出力に接続され、他方の入力には、各々、パラレルデータライトイネーブル信号WHOLDが入力される。
【0063】更に、前記8個のアンド素子205−1〜205−8の出力は、各々、前記8個のトランスファーゲート208−1〜208−8の制御線に接続される。前記8個のトランスファーゲート208−1〜208−8の入力は、各々、前記8個のラッチ202−1〜202−8の出力に接続される。
【0064】加えて、前記8個のトランスファーゲート208−1〜208−8の出力は、各々、前記8個のパラレル出力端子bit1〜bit8に接続され、この各パラレル出力端子bit1〜bit8には、メモリアレイ12の8本のビット線が接続される。
【0065】図10は前記図3に示すパラレル/シリアル変換器13の構成を簡易にしたパラレル/シリアル変換器13´の構成を示す。
【0066】同図のパラレル/シリアル変換器において、DOUTは1個の外部シリアル出力端子、502−1〜502−8はN個(図では8個)フリップフロップ(記憶素子)、501−1〜501−7はN−1個(図では7個)のセレクタ(選択素子)である。前記セレクタ501−1〜501−7は、各々、第1及び第2の各入力端子g,hを有する。
【0067】前記7個のセレクタ501−1〜501−7の第1の入力端子gは、各々、メモリアレイ12の第2〜第8番目のビット線bit2〜bit8に接続され、第2の入力端子hは、各々、前段,即ち第1〜第7番目のフリップフロップ502−1〜502−7の出力側に接続される。
【0068】また、前記第1番目のフリップフロップ502−1の入力は、メモリアレイ12の第1番目のビット線bit1に接続される。一方、第2〜第8番目のフリップフロップ502−2〜502−8の入力は、各々、前記第1〜第7番目のセレクタ501−1〜501−7の出力側に接続され、第8番目のフリップフロップ502−8の出力は、外部シリアル出力端子DOUTに接続される。
【0069】以上のように構成されたラインメモリについて、以下、図を用いてその動作を説明する。尚、本実施例では、シリアルデータの例として8×Mビットのデータを扱うこととする。
【0070】図9において、フリップフロップ201ー1に入力するシリアルデータDINはクロックCLKに同期してシフトレジスタ構成のフリップフロップ201ー2〜201ー8に順次取り込まれ、8ビットデータがシフトレジスタ最終段まで展開された後に、パラレルデータとして、ラッチ202ー1〜202ー8に展開される。
【0071】シリアルデータライトイネーブル信号WENは、フリップフロップ203ー1に入力された後、クロックCLKに同期して、シフトレジスタ構成のフリップフロップ203ー2〜203ー8に取り込まれ、8ビットの情報がシフトレジスタ最終段まで展開された後に、ラッチ204ー1〜204ー8に展開される。
【0072】以上のようにシリアル入力データDINとシリアルデータライトイネーブル信号WENとがパラレルに展開された後、パラレルデータライトイネーブル信号WHOLDがアサートされると、シリアルデータライトイネーブル信号WENがイネーブルであるシリアル入力データだけがビット線上にドライブされる。図9のシリアル/パラレル変換器は以上のシリアル/パラレル動作を8クロック毎に繰り返す。各制御信号の詳細なタイミングを図11及び図12に示す。
【0073】従って、メモリアクセスは1シリアル/パラレル動作毎にメモリセルアレイ行単位で行なわれる。ライトサイクル時には、ポインタが示す位置のワード線をアサートし、シリアルデータライトイネーブル信号がイネーブルであるシリアル入力データに対応するビット線上のデータのみをメモリセルに取り込み、シリアルデータライトイネーブル信号がディスエーブルであるシリアル入力データに対応するデータはビット線上にドライブされず、メモリセル上のデータは前値を保持する。
【0074】一方、リードサイクル時には、ポインタが示す位置のワード線をアサートし、メモリセルのデータがビット線をドライブする。
【0075】図10において、リードサイクル時には、ビット線にドライブされたパラレルデータは、セレクタ選択信号RSELを”1”に制御することにより、各々セレクタ501ー1〜501ー7を介して、各々、フリップフロップ502ー1〜502ー8に取り込まれる。パラレルデータが各々フリップフロップに取り込まれた後に、セレクタ選択信号RSELを”0”に制御することにより、パラレルデータは、クロックCLKに同期して、シフトレジスタ構成のフリップフロップ502ー1〜502ー8に取り込まれ、シリアル出力データとして、先頭のフリップフロップ502ー8から出力される。図9のパラレル/シリアル変換器は以上のシリアル/パラレル動作を8クロック毎に繰り返す。各制御信号の詳細なタイミングを図11及び図11に示す。
【0076】本実施例では、3回のライン動作について記述しており、図11は2回目のライン動作を、図11では3回目のライン動作を示している。1回目のライン動作では、シリアルデータライトイネーブルWENをイネーブルにして、データA0〜A(M×(8−1))を全て書き込んでいる。2回目のライン動作では、1回目に書き込んだデータA0〜(M×(8−1))を読み出すと共に、データB0からB(M×(8−1))のデータを書き込んでいるが、データB3、B8及びB9に対してシリアルデータライトイネーブルWENがディスエーブルであるので、3回目のライン動作では、前記2回目に書き込んだデータB0、B1、B2、B4、B5、B6、B7及びB10…と、更新されないで残った以前の(第1回目に書き込んだ)データA3、A8及びA9とが読み出されている。
【0077】尚、本実施例で用いた図10のパラレル/シリアル変換器を最初の実施例の図3のパラレル/シリアル変換器13に代えて使用してもよい。また、最初の実施例のシリアル/パラレル変換器11と本実施例のシリアル/パラレル変換器とを組合せたシリアル/パラレル変換器を構成してもよい。
【0078】また、本実施例では、メモリアレイ12を構成する記憶素子はスタティックRAMとしたが、ダイナミックRAMとしてもよいのは勿論である。
【0079】
【発明の効果】以上説明したように、請求項1〜請求項8記載の単純遅延方式のラインメモリによれば、シリアル/パラレル変換器内に選択素子を設けて、剰余のビット数のデータをシリアル/パラレル変換器の先頭から取出すことができるので、内部データをシリアル/パラレル変換してメモリアクセスしつつ、任意ビット幅のシリアルデータに対して単純遅延方式のラインメモリを適用でき、単純遅延方式のラインメモリの用途を拡大できる。
【0080】特に、請求項5記載のラインメモリによれば、パラレル/シリアル変換器が有するN個の記憶素子に最初の1パラレルデータを記憶できるので、この最初の1パラレルデータをメモリアレイから読み出す場合に比して、読出し速度を速くできる効果を奏する。
【0081】また、請求項9及び請求項10記載の発明のラインメモリによれば、シリアル入力データを内部でパラレルデータに変換してメモリアクセスして、高速なラインメモリ動作を実現しつつ、任意データに対してライトイネーブル動作が可能である。




 

 


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