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発明の名称 論理シミュレーションネットリストとバックアノテーション方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−98727
公開日 平成7年(1995)4月11日
出願番号 特願平6−93382
出願日 平成6年(1994)5月2日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 冨田 泰弘
要約 目的
論理シミュレーションにおいて高精度なタイミング検証を実現できるネットリストを提供する。

構成
ノード接続11cとの間に結合容量12が存在するノード接続11bには、遅延時間付加手段13aが設けられている。遅延時間付加手段13aは、結合容量12による遅延時間の変動分に当たる遅延時間の補正値からなるテーブルを有している。また、遅延時間付加手段13aには論理セルライブラリ10cの論理出力の初期状態と遷移方向と遷移時刻とが伝達されると共に、容量結合仮想接続14aにより、論理セルライブラリ10eの論理出力の初期状態と遷移方向と遷移時刻とが伝達される。これにより、遅延時間付加手段13aは、前記テーブルの中から遅延時間の補正値を選択して論理セルライブラリ10cの論理出力に容量結合の影響を考慮した遅延時間を付加する。
特許請求の範囲
【請求項1】 論理セルライブラリと設計論理のノード接続とを備え論理シミュレーションに用いられる論理シミュレーションネットリストであって、他の配線との間に容量結合が存在する配線に相当するノード接続に設けられ、該ノード接続を駆動する第1の論理セルライブラリの論理出力に制御入力により選択的に遅延時間を付加する遅延時間付加手段と、前記他の配線に相当するノード接続を駆動する第2の論理セルライブラリの論理出力を前記制御入力として前記遅延時間付加手段に伝える容量結合仮想接続とを備えていることを特徴とする論理シミュレーションネットリスト。
【請求項2】 前記遅延時間付加手段は、遅延時間の補正値からなるテーブルを有し、且つ、前記制御入力により決定される前記第2の論理セルライブラリの論理出力の遷移方向及び遷移時刻に基づいて、前記テーブルの中から遅延時間の補正値を選択することによって、前記第1の論理セルライブラリの論理出力に付加する遅延時間を決定することを特徴とする請求項1に記載の論理シミュレーションネットリスト。
【請求項3】 レイアウト後の実配線の遅延時間を論理シミュレーションに与えるバックアノテーション方法であって、レイアウトの中からノード接続毎に当該ノード接続に関する静電容量を抽出するステップと、他の配線と間に容量結合が存在する一の配線に相当する各ノード接続について、当該容量結合による静電容量である結合容量に基づいて当該容量結合の強度を計算するステップと、容量結合の強度が所定のしきい値を越える各ノード接続について、当該ノード接続に設けられ該ノード接続を駆動する論理セルライブラリの論理出力に制御入力により選択的に遅延時間を付加する遅延時間付加手段と、前記他の配線に相当するノード接続を駆動する論理セルライブラリの論理出力を前記制御入力として前記遅延時間付加手段に伝える容量結合仮想接続とを論理シミュレーションネットリストに付け加えるステップとを備えていることを特徴とするバックアノテーション方法。
【請求項4】 レイアウト後の実配線の遅延時間を論理シミュレーションに与えるバックアノテーション方法であって、レイアウトの中からノード接続毎に当該ノード接続に関する静電容量を抽出するステップと、他の配線と間に容量結合が存在する一の配線に相当する各ノード接続について、当該一の配線を駆動する論理セルの出力インピーダンス(Rd)と当該容量結合による静電容量である結合容量(Cc)との積である時定数(Rd×Cc)と、結合容量(Cc)と当該一の配線に関する総静電容量(Ct)との比である容量比(Cc/Ct)とを求めるステップと、時定数(Rd×Cc)が所定の第1のしきい値を越えるか又は容量比(Cc/Ct)が所定の第2のしきい値を越える各ノード接続について、当該ノード接続に設けられ該ノード接続を駆動する論理セルライブラリの論理出力に制御入力により選択的に遅延時間を付加する遅延時間付加手段と、前記他の配線に相当するノード接続を駆動する論理セルライブラリの論理出力を前記制御入力として前記遅延時間付加手段に伝える容量結合仮想接続とを論理シミュレーションネットリストに付け加えるステップとを備えていることを特徴とするバックアノテーション方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、配線間の容量結合による遅延時間の変動を考慮した論理シミュレーションを実行可能とする論理シミュレーションネットリスト及びバックアノテーション方法に関するものである。
【0002】
【従来の技術】半導体集積回路の設計では、一般に、論理設計とレイアウト設計とは分割して行なわれ、最終的にレイアウトから得られるタイミング情報(配線長等)を論理シミュレーションにフィードバックすることにより、正確なタイミングを含む論理検証が行われている。これをバックアノテーションと呼んでいる。
【0003】論理設計とは、論理シミュレーションに用いる論理セルライブラリ間の接続情報を記述した論理シミュレーションネットリストを作成することである。論理セルライブラリは、レイアウト後の実際の論理セル(例えば、インバータ、NAND、NOR等)と1対1に対応し、論理シミュレーションの実行に必要である、論理表現と、レイアウトから求められる論理セルの論理の伝搬遅延時間を示す情報とから構成される。また、論理シミュレーションネットリストにおいて、論理セルライブラリ間の接続のことをノード接続と呼び、レイアウトにおいてはノード接続は自動配置配線ツール等で配線された論理セル間の配線を示している。
【0004】論理設計の初期段階における論理シミュレーションにおいては、レイアウトの確定的な情報がないため正確なタイミング情報は得られない。この段階における論理シミュレーションは、論理セル間の配線による遅延を経験的な手法により仮定した仮想配線遅延時間を用いて実行される。
【0005】従来、レイアウト確定後のタイミング検証においては、自動配置配線ツール等から得られるノード接続の配線長を用いて実配線遅延時間を計算し、論理シミュレーションネットリストのタイミング情報の補正を行ない、論理シミュレーションを実行していた。ここで、実配線遅延時間の計算は、各々のノード接続毎に独立に行なわれ、着目するノード接続の配線抵抗及び配線容量や、着目するノード接続を駆動する論理セルの駆動能力や、入力側セルの入力容量等を用いて計算される。また、配線容量に関しては、実際のレイアウト上、ノード接続を構成する配線は様々に交差及び隣接して配線されているため、配線間に様々な大きさの結合容量が存在する。これらの結合容量は対接地容量として扱われたり、又は、配線容量が単に配線長と単位配線長当たりの平均容量とを乗じて求められたりすることによって、結合容量としては無視されてきた。
【0006】
【発明が解決しようとする課題】しかしながら、半導体集積回路の微細化が進むに連れて、配線はその間隔及び幅が共に小さくなり、配線間の結合容量が総配線容量に対して占める割合が増大し、配線間の容量結合が配線の遅延時間に与える影響が無視できないほど大きくなってきている。いま、着目する第1の配線が、隣接する第2の配線との間に大きな結合容量を持つと、第2の配線の電位の遷移により結合容量に充電される電荷量が変わる。すなわち、第2の配線の論理状態の変化(電位の遷移)により、第1の配線の遅延時間が変化する。特に、バスライン状の配線は互いが長い距離に亙り隣接しているため、結合容量が大きく、遅延時間への影響が大きい。また、互いに隣接する配線においては設計論理的に無関係なノード同士が干渉する場合があり、容量結合に起因するタイミング不良が発生した際に、実際のデバイス上において故障を解析することは困難である。
【0007】本発明は、前記に鑑みなされたものであって、論理シミュレーションにおいて高精度なタイミング検証を実現することが可能な論理シミュレーションネットリスト及びバックアノテーション方法を提供することを目的とする。
【0008】
【課題を解決するための手段】前記の目的を達成するため、論理セルを接続する配線間の容量結合の遅延時間に対する影響についてさらに考察を行なった結果、次のようなことが分かった。
【0009】信号の論理は配線の電位で規定され、論理の伝搬は配線の静電容量の充放電により行なわれる。つまり、論理の伝搬の遅延時間は配線の充放電の速さで決まる。物理的に互いに隣接し互いの間に容量結合が存在する配線は、互いの論理の初期状態と遷移方向と遷移時刻とにより、結合容量への電荷の過渡的な充電量が異なるため、互いの遅延時間に影響を及ぼし合う。また、この影響による遅延時間の変動分は配線の初期状態と遷移方向と遷移時刻とにより予め計算しておくことが可能である。
【0010】本発明は、以上のような知見に基づきなされたものであって、論理シミュレーションにおいて、論理セルを接続する配線間の容量結合による遅延時間の変動を容易に実現できるようにすることによってタイミング検証の精度を高めるものである。
【0011】具体的に請求項1の発明が講じた解決手段は、論理セルライブラリと設計論理のノード接続とを備え論理シミュレーションに用いられる論理シミュレーションネットリストを対象とし、他の配線との間に容量結合が存在する配線に相当するノード接続に設けられ、該ノード接続を駆動する第1の論理セルライブラリの論理出力に制御入力により選択的に遅延時間を付加する遅延時間付加手段と、前記他の配線に相当するノード接続を駆動する第2の論理セルライブラリの論理出力を前記制御入力として前記遅延時間付加手段に伝える容量結合仮想接続とを備えている構成とするものである。
【0012】請求項2の発明は、具体的には、請求項1の発明の構成に、前記遅延時間付加手段は、遅延時間の補正値からなるテーブルを有し、且つ、前記制御入力により決定される前記第2の論理セルライブラリの論理出力の遷移方向及び遷移時刻に基づいて、前記テーブルの中から遅延時間の補正値を選択することによって、前記第1の論理セルライブラリの論理出力に付加する遅延時間を決定する構成を付加するものである。
【0013】具体的に請求項3の発明が講じた解決手段は、レイアウト後の実配線の遅延時間を論理シミュレーションに与えるバックアノテーション方法を対象とし、レイアウトの中からノード接続毎に当該ノード接続に関する静電容量を抽出するステップと、他の配線と間に容量結合が存在する一の配線に相当する各ノード接続について、当該容量結合による静電容量である結合容量に基づいて当該容量結合の強度を計算するステップと、容量結合の強度が所定のしきい値を越える各ノード接続について、当該ノード接続に設けられ該ノード接続を駆動する論理セルライブラリの論理出力に制御入力により選択的に遅延時間を付加する遅延時間付加手段と、前記他の配線に相当するノード接続を駆動する論理セルライブラリの論理出力を前記制御入力として前記遅延時間付加手段に伝える容量結合仮想接続とを論理シミュレーションネットリストに付け加えるステップとを備えている構成とするものである。
【0014】請求項4の発明は、具体的には、レイアウト後の実配線の遅延時間を論理シミュレーションに与えるバックアノテーション方法を対象とし、レイアウト情報の中からノード接続毎に当該ノード接続に関する静電容量を抽出するステップと、他の配線と間に容量結合が存在する一の配線に相当する各ノード接続について、当該配線を駆動する論理セルの出力インピーダンス(Rd)と当該容量結合による静電容量である結合容量(Cc)との積である時定数(Rd×Cc)と、結合容量(Cc)と当該一の配線に関する総静電容量(Ct)との比である容量比(Cc/Ct)とを求めるステップと、時定数(Rd×Cc)が所定の第1のしきい値を越えるか又は容量比(Cc/Ct)が所定の第2のしきい値を越える各ノード接続について、当該ノード接続に設けられ該ノード接続を駆動する論理セルライブラリの論理出力に制御入力により選択的に遅延時間を付加する遅延時間付加手段と、前記他の配線に相当するノード接続を駆動する論理セルライブラリの論理出力を前記制御入力として前記遅延時間付加手段に伝える容量結合仮想接続とを論理シミュレーションネットリストに付け加えるステップとを備えている構成とするものである。
【0015】
【作用】請求項1の発明の構成により、遅延時間付加手段は、第1の論理セルライブラリにより駆動されるノード接続に設けられているため、第1の論理セルライブラリの論理出力の初期状態と遷移方向と遷移時刻とを得ることができる。また、遅延時間付加手段は、容量結合仮想接続により、第2の論理セルライブラリの論理出力の初期状態と遷移方向と遷移時刻とを得ることができる。これにより、遅延時間付加手段において、一の配線と他の配線との間に存在する容量結合の影響による遅延時間の変動分を求めることが可能となり、第1の論理セルライブラリの論理出力に容量結合の影響を考慮した遅延時間を付加することができる。
【0016】このような遅延時間付加手段と容量結合仮想接続とを備えた論理シミュレーションネットリストを用いることによって、論理シミュレーションにおいて、論理セルを接続する配線間の容量結合による遅延時間の変動を容易に実現できる。
【0017】請求項2の発明の構成により、遅延時間の変動分に相当する遅延時間の補正値を予め求めておき、遅延時間の補正値のテーブルを用いることによって簡単に遅延時間付加手段を実現することができる。
【0018】また、請求項3の発明の構成により、容量結合が存在するノード接続のすべてに遅延時間付加手段を設けるのではなく、容量結合の強度が所定のしきい値を越えるノード接続にのみ遅延時間付加手段を設けることができる。これにより、論理シミュレーションネットリストの大きさを現実的な大きさに縮小することができる。
【0019】請求項4の発明の構成により、容量結合の強度として、論理セルのインピーダンスと結合容量との積である時定数と、結合容量と配線の総静電容量との比である容量比とを求める。時定数は、容量結合に起因する遅延時間の変化量の絶対的な大きさを表わし、容量比は、当該配線における、容量結合に起因する遅延時間の変化量の相対的な大きさを表わす。したがって、時定数のしきい値として、遅延時間に関して所望の絶対的な精度が得られるような値を設定し、容量比のしきい値として、遅延時間に関して所望の相対的な精度が得られるような値を設定することによって、所望の精度の遅延時間が考慮された論理シミュレーションネットリストを得ることができる。
【0020】
【実施例】以下、本発明の実施例に係る論理シミュレーションネットリストについて図面を参照しながら説明する。
【0021】図1は本発明の第1の実施例に係る論理シミュレーションネットリストの構成を示す図である。図1において、論理シミュレーションネットリストは10a〜10fの6個の論理セルライブラリを備えている。論理セルライブラリの左側の端子が入力端子であり右側の端子が出力端子である。論理設計により決定される論理セルライブラリ間の接続は11a〜11eの設計論理のノード接続によりなされる。ノード接続11bと11cとは物理的に隣接した配線であり、ノード接続11bと11cとの間に結合容量12が存在する。ノード接続11bと11cとの間には容量結合12が存在するため、ノード接続11b,11cにはそれぞれ遅延時間付加手段13a,13bが設けられている。論理セルライブラリ10eの論理の初期状態と遷移方向と遷移時刻とを遅延時間付加手段13aに伝達するために設計論理と無関係な容量結合仮想接続14aが設けられている。同様に、論理セルライブラリ10cの論理の初期状態と遷移方向と遷移時刻とを遅延時間付加手段13bに伝達するために設計論理と無関係な容量結合仮想接続14bが設けられている。容量結合仮想接続は、結合容量の一端側のノード接続と、他端側のノード接続に設けられた遅延時間付加手段の制御入力端子とを接続する。例えば、論理セルライブラリ10eの論理出力端子は容量結合仮想接続14aにより遅延時間付加手段13aの制御入力端子15aと接続されている。同様に、論理セルライブラリ10cの論理出力端子は容量結合仮想接続14bにより遅延時間付加手段13bの制御入力端子15bと接続されている。
【0022】図2は図1に示す第1の実施例の論理シミュレーションネットリストに対応する回路を示す図である。図2において、20a〜20fはインバータであり、21a〜21cは配線である。配線21b,21cは隣接して配線されており、配線21bと21cとの間には結合容量22が存在する。配線21b,21cはそれぞれ図1に示すノード接続11b,11cに対応している。
【0023】図3(a)、図3(b)、図3(c)、図3(d)及び図3(e)を用いて、論理セルライブラリ10eの論理の初期状態と遷移方向と遷移時刻とを遅延時間付加手段13aに伝達し論理セルライブラリ10cの論理の初期状態と遷移方向と遷移時刻とを遅延時間付加手段13bに伝達することによって、容量結合による遅延時間の変動がどのようにして補正されるかを説明する。
【0024】図3(a)は、図2に示す回路のうち、インバータ20c,20eと配線21b,21cとから構成される部分に対応した等価回路である。図3(a)において、インバータ36,37の出力ノードはそれぞれノードNa,Nbとして示される。Ccは結合容量を示し、Ca,CbはそれぞれノードNa,Nbにおける結合容量Ccを除く容量を示している。また、Rpa,Rnaはインバータ36を構成するトランジスタの等価オン抵抗(出力インピーダンス)を示し、Rpb,Rnbはインバータ37を構成するトランジスタの等価オン抵抗を示している。
【0025】いま、ノードNa,Nbがそれぞれ任意の初期状態から同時にH,Hに遷移する場合を考える。インバータの入力ランプが出力波形のランプより十分に速いと考えると(容量結合が問題になる回路は、大体において負荷容量が大きく、この仮定は成り立つ)、インバータを構成するNチャネルトランジスタは速やかにオフ状態になり、出力ノードの状態遷移中にはPチャネルトランジスタは殆どオン状態であると考えられ、その等価回路は図3(b)に示す回路により近似することができる。状態遷移前の電位をノードNa,Nbの初期状態として与えることにより、ノードNa,Nbの電位の時間依存性を解くことができ、遅延時間が求められる。ノードNa,Nbの電位の時間依存性V(t )は、V(t )=K1×exp (a ×t )+K2×exp (b ×t )+K3(ただし、K1,K2,K3,a ,b は定数)
により表現される。同様に、ノードNa,Nbがそれぞれ同時にL,L、H,L、L,Hに遷移する場合の等価回路はそれぞれ図3(c)、図3(d)、図3(e)により表現される。また、ノードNa,Nbが同時に遷移しない場合には、ノードの遷移時刻に応じて、図3(b)、図3(c)、図3(d)及び図3(e)の等価回路を切り替えて遅延時間を計算することができる。なお、図3(b)〜図33(e)の等価回路においては配線抵抗を省略している。より正確には、配線抵抗を考慮してCc,Ca,Cbを幾つかのπ型RCネットワークに分割する。特に、数十mmを越える長い配線では、配線抵抗及び配線容量の他に配線の自己インダクタンス及び相互インダクタンスを考慮して伝送線として扱うことにより高精度な計算が可能になる。
【0026】以上をまとめると、論理の遷移方向により等価回路が決まり、遷移前の論理の初期状態により等価回路の過渡特性を解くために必要な初期値が求まることが分かる。このようにして、論理の初期状態と遷移方向と遷移時刻とを指定することにより容量結合が存在するノード接続の遅延時間を求めることができる。実際の遅延時間の計算値はSPICE回路シミュレータ等による過渡解析により容易に求めることができる。
【0027】図4(a)、図4(b)、図4(c)及び図4(d)は、インバータ36,37の論理の遷移時間差による遅延時間の変化を示す図である。同図において、38はインバータ36の入力、39はインバータ37の入力、40はインバータ37の出力を示しており、インバータ37の入力と出力との間の遅延時間がインバータ36の入力により変化する様子を示している。インバータ36,37の論理の遷移が同一方向である場合に遅延時間は最小になる(図4(a)のTpd (min))。インバータ36,37の論理の遷移が互いに逆方向である場合、遅延時間は最大になる(図4(c)のTpd (max ))。インバータ36,37の論理の遷移時刻に位相差がある、又はインバータ36の論理が遷移しない場合には、遅延時間はTpd (max )とTpd (min )との中間的な値となる(それぞれ、図4(b)のTpd (med )、図4(d)のTpd (typ ))。
【0028】図1の遅延時間付加手段13a,13bは論理の遷移方向と遷移時間差とを指標として予め計算された遅延時間の補正値のテーブルを有している。遅延時間付加手段13aにおいては、容量結合仮想接続14aにより伝達される論理セルライブラリ10eの論理の初期状態、遷移方向及び遷移時刻と、論理セルライブラリ10cの出力とによって遅延時間の補正値が決定される。また、遅延時間付加手段13bにおいては、容量結合仮想接続14bにより伝達される論理セルライブラリ10cの論理の初期状態、遷移方向及び遷移時刻と、論理セルライブラリ10eの出力とによって遅延時間の補正値が決定される。これらの遅延時間の補正値は論理シミュレーションの実行前にSPICE回路シミュレータ等を用いて求められる。
【0029】(表1)は遅延時間の補正値のテーブルの一例を示している。
【0030】
【表1】

【0031】(表1)において、例えば、論理Hから論理Lへの遷移は“H→L”のように示される。遷移時間差は、ノードNaの論理の遷移時刻をTna 、ノードNbの論理の遷移時刻をTnb としてTna −Tnb で与えられる。(表1)ではノード名と遷移方向と遷移時間差とを指標として遅延時間の補正値が与えられる。(表1)の刻みにない遷移時間差に対する遅延時間の補正値は補間法によって求める。
【0032】なお、本実施例においては、遅延時間付加手段13a,13bが遅延時間の補正値をテーブルとして有しているが、テーブルの代わりに論理シミュレーション中に実時間で遅延時間の補正値を計算する計算手段を論理シミュレーションネットリスト上に設けてもよい。
【0033】図5は本発明の第2の実施例に係る論理シミュレーションネットリストの構成を示す図である。図5において、論理シミュレーションネットリストは60a〜60gの7個の論理セルライブラリを備えている。ノード接続61bは2つのノード接続61a,61cとそれぞれ容量結合している。ノード接続61aと61bとの間には結合容量62aが存在すると共にノード接続61bと61cとの間には結合容量62bが存在する。2つの容量結合を表現するため、ノード接続61bには2つの遅延時間付加手段63a,63bが設けられている。遅延時間付加手段63aの制御入力端子65aには、論理セルライブラリ60aの論理の初期状態と遷移方向と遷移時刻とを伝達する容量結合仮想接続64aが接続されている。また、遅延時間付加手段63bの制御入力端子65bには、論理セルライブラリ60fの論理の初期状態と遷移方向と遷移時刻とを伝達する容量結合仮想接続64bが接続されている。
【0034】図6は図5に示す第2の実施例の論理シミュレーションネットリストに対応する回路を示す図である。図6において、70a〜70gはインバータであり、71a〜71cは配線である。配線71a,71cはそれぞれ配線71bに隣接して配線されており、配線71aと71bとの間には結合容量72aが存在し、配線71bと71cとの間には結合容量72bが存在する。配線71a,71b,71cはそれぞれ図5に示すノード接続61a,61b,61cに対応している。
【0035】図7は本発明の第3の実施例に係る論理シミュレーションネットリストの構成を示す図である。図7において、論理シミュレーションネットリストは80a〜80cの3個の論理セルライブラリを備えている。3本の並行配線のうちの中央の配線に相当するノード接続81bには遅延時間付加手段83bが設けられ、両脇の配線に相当するノード接続81a,81cにはそれぞれ遅延時間付加手段83a,83cが設けられている。遅延時間付加手段83bは2つの制御入力端子85a,85bを有し、制御入力端子85aに接続された容量結合仮想接続84aにより論理セルライブラリ80aの論理の初期状態と遷移方向と遷移時刻とを得ており、また、制御入力端子85bに接続された容量結合仮想接続84bにより論理セルライブラリ80cの論理の初期状態と遷移方向と遷移時刻とを得ている。
【0036】第2及び第3の実施例の論理シミュレーションネットリストのように、1つのノード接続に複数の遅延時間付加手段を設けるか、又は複数の制御入力端子を有する遅延時間付加手段を設けることによって、任意の接続構造を持った容量結合を表現することができる。
【0037】以上のように、第1、第2及び第3の実施例によると、論理シミュレーションで用いられる論理シミュレーションネットリスト上に遅延時間付加手段と容量結合仮想接続とを設けることによって、容量結合を考慮したタイミングシミュレーションを容易に実現することができる。
【0038】次に、第1、第2及び第3の実施例の論理シミュレーションネットリストを作成するバックアノテーション方法の一例について図面を参照しながら説明する。
【0039】図8は本実施例に係るバックアノテーション方法を示すフローチャートである。図8において、57はバックアノテーション前の論理シミュレーションネットリストであり、41は論理シミュレーションネットリスト57に基づいて配置及び配線がなされたレイアウトである。
【0040】ステップS1においては、レイアウトパラメータの抽出(Layout ParameterExtaraction ;LPE)処理42により、レイアウト41から配線されたノード接続に伴う配線抵抗や配線容量等に関するデータが抽出される。抽出されたデータは、照合処理43により論理シミュレーションネットリスト57上の対応するノード接続名と照合され、ノード接続名−論理セル駆動能力Rd−総配線容量Ct−結合容量Cc間の対照表44に変換される。対照表44の一例を(表2)に示す。
【0041】
【表2】

【0042】(表2)では複数のノード接続が示され、各ノード接続においてそのノード接続を駆動する論理セルの駆動能力Rd(出力インピーダンスと等価である)と、そのノード接続の総配線容量Ctと、複数の結合容量Ccと、それぞれの結合容量Ccの容量結合先のノード名とが示されている。このように、対照表44には配線間の容量結合を論理シミュレーションネットリスト上に構成するのに必要な情報が含まれている。
【0043】次に、ステップS2においては、対照表44を用いて計算処理45では各ノード接続毎に時定数τ=Rd×Cc、容量比r=Cc/Ctを計算する。時定数τは容量結合に起因する遅延時間の変化量の絶対的な大きさを示し、容量比rはそのノード接続における容量結合に起因する遅延時間の変化量の相対的な大きさを表わしている。両パラメータとも値が大きい程、容量結合の影響が大きいことを示している。
【0044】一般に、すべての結合容量を取り扱うことは論理シミュレーションネットリストの大きさ、シミュレーション時間等の制約のため難しい。そこで、影響の大きい結合容量を選択的に取り扱う必要がある。この選択の条件にτのしきい値τthとrのしきい値rthを用いる。判断処理46では対照表44をτ>τth orr>rth(すなわち、結合容量による遅延時間の変動分がτth[ns]以上、又は、結合容量による遅延時間の変動分が全遅延時間に対して占める割合がrth以上)となるノード接続を対照表47に、それ以外のノード接続を対照表56に分割する。
【0045】ステップS3においては、各ノード接続毎に、遅延時間付加手段のテーブル内の遅延時間の補正値を対照表47を用いて計算するテーブル計算処理48と、遅延時間付加手段と容量結合仮想接続とからなる論理シミュレーションネットリストを作成するネットリスト作成処理49とを行なう。テーブル計算処理48とネットリスト作成処理49とを実行して得られる結果により、容量結合に伴う遅延時間に関する情報を含む遅延時間付加手段−容量結合仮想接続ネットリスト50が作成される。
【0046】ステップS4における各処理は従来のバックアノテーション方法と同様である。各ノード接続毎に、配線に伴う遅延時間を対照表56を用いて計算する遅延時間計算処理55と、その計算結果に基づいて論理シミュレーションネットリスト57の遅延時間に関する情報を更新する遅延時間更新処理54とを行ない、容量結合のないノード接続に関してバックアノテーションがなされた論理シミュレーションネットリスト53を得る。
【0047】ステップS5においては、論理シミュレーションネットリスト53と遅延時間付加手段−容量結合仮想接続ネットリスト50とを合成するネットリスト合成処理51を行ない、結合容量に関してバックアノテーションがなされた論理シミュレーションネットリスト52を得る。
【0048】以上のように、本実施例のバックアノテーション方法によると、配線間の容量結合を論理シミュレーションネットリストにバックアノテーションすることが可能になる。また、バックアノテーションがなされた論理シミュレーションネットリストとしては、容量結合による作用がノード接続に容量結合の強度に応じて選択的に取り込まれているために必要最小限のものを得ることができる。
【0049】なお、本実施例では、時定数r及び容量比τを用いて結合容量による作用を考慮するノード接続を決定したが、別の強度計算法により計算された値を用いてノード接続を選択してもよい。例えば、ノード接続の配線抵抗Rwを省略せずにτ=(Rd+Rw)×Ccとしてもよい。また、配線の材料として抵抗が非常に小さい材料を考える場合には、配線抵抗の代わりに自己インダクタンスによる抵抗を扱う場合もあり得る。相互インダクタンスは配線間で相互作用し遅延時間を変動させる一要因になり得るが、大きな相互インダクタンスは大きな結合容量を伴うため、大きな相互インダクタンスを伴うノード接続は本実施例で抽出可能である。
【0050】本実施例のバックアノテーション方法で重要な点は容量結合の強度を評価し、遅延時間付加手段を選択的に容量結合の強度の大きなノード接続に設けることにある。
【0051】
【発明の効果】以上説明したように、請求項1の発明に係る論理シミュレーションネットリストによると、論理シミュレーションにおいて、遅延時間付加手段と容量結合仮想接続とにより、論理セルを接続する配線間の容量結合による遅延時間の変動を容易に実現できる。このため、論理シミュレーションにおいて高精度なタイミング検証を実現することが可能である。
【0052】請求項2の発明に係る論理シミュレーションネットリストによると、予め求められた遅延時間の補正値からなるテーブルを用いることによって簡単に遅延時間付加手段を実現することができる。
【0053】また、請求項3の発明に係るバックアノテーション方法によると、論理シミュレーションネットリストにおいて、容量結合が存在するノード接続のうち容量結合の強度が所定のしきい値を越えるノード接続にのみ遅延時間付加手段を設けることができる。これにより、論理シミュレーションネットリストの大きさを現実的な大きさに縮小することができる。
【0054】請求項4の発明に係るバックアノテーション方法によると、時定数のしきい値として、遅延時間に関して所望の絶対的な精度が得られるような値を設定し、容量比のしきい値として、遅延時間に関して所望の相対的な精度が得られるような値を設定することによって、所望の精度の遅延時間が考慮された論理シミュレーションネットリストを得ることができる。
【0055】以上のように、本発明によると、論理シミュレーションにおいて高精度なタイミング検証を実現することができる。その結果、従来のようにタイミング設計時のマージンを大きくとる必要がなくなり、ゲート数の削減、チップ面積の縮小、低消費電力化、低コスト化等が可能となる。また、半導体プロセス技術が微細化の方向に進むに従い、遅延時間に対する配線間の結合容量による影響が大きくなるため、その有効性は増大する。




 

 


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