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発明の名称 メモリ装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−85671
公開日 平成7年(1995)3月31日
出願番号 特願平5−227210
出願日 平成5年(1993)9月13日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 川原 昭文 / 森 俊樹
要約 目的
メモリ装置においてリード動作の高速化を図る。

構成
ローアドレスROWがローデコーダ2に入力され、ワード線信号WLがメモリセル1−1,1−2に入力されている。メモリセル1−1,1−2のデータは、それぞれビット線対BL1,BL2に読み出される。第1のセンスアンプ駆動信号が第1のセンス駆動線SAP1,SAN1を通じて前段側センスアンプ列3−1に入力され、第2のセンスアンプ駆動信号が第2のセンス駆動線SAP2,SAN2を通じて後段側センスアンプ列3−2に入力されている。前段側センスアンプ列3−1と後段側センスアンプ列3−2との間にビット線対の増幅の振幅を制限する導通制御手段5が設けられている。
特許請求の範囲
【請求項1】 メモリセルアレイ内のメモリセル行を選択するローデコーダと、上記メモリセルアレイに対して前段側に設けられ上記メモリセルアレイ内のメモリセルに接続されたビット線対の電位差を増幅する前段側センスアンプと、該前段側センスアンプを駆動する前段側センスアンプ駆動手段と、上記メモリセルアレイに対して後段側に設けられ上記メモリセルに接続されたビット線対の電位差を増幅する後段側センスアンプと、該後段側センスアンプを駆動する後段側センスアンプ駆動手段と、上記前段側センスアンプと上記後段側センスアンプとの間に設けられ上記ビット線対の電位差に応じて上記前段側センスアンプと上記後段側センスアンプとの導通を制御する導通制御手段とを備えていることを特徴とするメモリ装置。
【請求項2】 上記導通制御手段は、各ゲートが高電位と低電位とにそれぞれ設定された相補型トランジスタよりなることを特徴とする請求項1に記載のメモリ装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、高速読み出し動作が可能になるメモリ装置に関するものである。
【0002】
【従来の技術】図3は、従来の方式のメモリ装置の構成を示しており、同図において、1はメモリセルアレイ、1−1はメモリセルアレイ1内の第1のメモリセル、1−2はメモリセルアレイ1内の第2のメモリセル、2はメモリセルアレイ1内のメモリセル行を選択するローデコーダ、3はセンスアンプ列であって、該センスアンプ列3は、第1のメモリセル1−1に接続された近端側の第1のビット線対BL1の電位差を増幅する第1のセンスアンプ3−1及び第2のメモリセル1−2に接続された遠端側の第2のビット線対BL2の電位差を増幅する第2のセンスアンプ3−2を有している。センスアンプ列3には、該センスアンプ列3に対してセンスアンプ駆動信号を出力するためのセンス駆動線SAP,SANがセンスドライバ4からそれぞれ延びている。
【0003】図3に示すように、ローアドレス信号ROWがローデコーダ2に入力され、該ローデコーダ2からはメモリセル行を選択するためのワード線信号WLがメモリセル1−1,1−2に入力される。メモリセル1−1,1−2のデータは、第1及び第2のビット線対BL1,BL2にそれぞれ読み出される。
【0004】以下、上記従来のメモリ装置におけるメモリセルアレイ1内のメモリセル1−1,1−2からの読み出し動作を、図4のタイミングチャートに基づいて説明する。
【0005】まず、タイミングT1において、ローアドレス信号ROWがローデコーダ2に入力される。
【0006】次に、タイミングT2において、ローデコーダ2により選択されたワード線信号WLがハイになり、ワード線信号WLにより選択されたメモリセル1−1,1−2の情報が第1及び第2のビット線対BL1,BL2に微小電位差として現われる。
【0007】次に、タイミングT3において、センスドライバ4から出力されたセンスアンプ駆動信号がセンス駆動線SAP,SANを通じてセンスアンプ列3に入力され、センスアンプ列3がそれぞれ駆動される。このようにすると、近端側では、第1のセンスアンプ3−1が動き、第1のビット線対BL1が開き始め、センス電流i−1がセンス駆動線SAPから第1のセンスアンプ3−1を通ってセンス駆動線SANに流れる。一方、遠端側では、センス駆動線SAP,SANの駆動線抵抗Rp、Rnによる電圧降下により、第2のセンスアンプ3−2の増幅能力が抑制されるので、第2のセンスアンプ3−2を流れるセンス電流i−2が少なくなり、第2のビット線対BL2の増幅作用が抑制される。
【0008】そして、第1のビット線対BL1の電位差がVCCとVSS(但し、VCCは電源電圧、VSSはグランド電位である。)との電位差に近づくと、第1のセンスアンプ3−1に流れるセンス電流i−1が少なくなるため、駆動線抵抗Rp,Rnによる電圧降下が小さくなり、第2のセンスアンプ3−2の増幅能力が回復するので、第2のビット線対BL2の電位差は急速に開き始める。
【0009】この場合、第1のビット線対BL1の増幅時間はt3となり、第2のビット線対BL2の増幅時間はt4となり、メモリ装置のアクセスタイムはt4で規定される。
【0010】
【発明が解決しようとする課題】上記従来の構成のメモリ装置においては、センス駆動線SAP,SANの駆動線抵抗Rp、Rnにより駆動電位が近端側で電圧降下するため、遠端側の増幅速度が遅くなるので、メモリ装置としてのデータリード動作の高速化が制約を受けるという問題があった。
【0011】上記に鑑み、本発明は、遠端側のセンスアンプの増幅速度を向上させることによりデータリード動作の高速化を図ることが可能なメモリ装置を提供することを目的とする。
【0012】
【課題を解決するための手段】上記の目的を達成するため、請求項1の発明は、メモリ装置を、メモリセルアレイ内のメモリセル行を選択するローデコーダと、上記メモリセルアレイに対して前段側に設けられ上記メモリセルアレイ内のメモリセルに接続されたビット線対の電位差を増幅する前段側センスアンプと、該前段側センスアンプを駆動する前段側センスアンプ駆動手段と、上記メモリセルアレイに対して後段側に設けられ上記メモリセルに接続されたビット線対の電位差を増幅する後段側センスアンプと、該後段側センスアンプを駆動する後段側センスアンプ駆動手段と、上記前段側センスアンプと上記後段側センスアンプとの間に設けられ上記ビット線対の電位差に応じて上記前段側センスアンプと上記後段側センスアンプとの導通を制御する導通制御手段とを備えている構成とするものである。
【0013】請求項2の発明は、請求項1の構成に、上記導通制御手段は各ゲートが高電位と低電位とにそれぞれ設定された相補型トランジスタよりなるという構成を付加するものである。
【0014】
【作用】請求項1の構成により、前段側センスアンプと後段側センスアンプとの間に設けられビット線対の電位差に応じて前段側センスアンプと後段側センスアンプとの導通を制御する導通制御手段を備えており、初期増幅作用に伴なうセンスアンプ駆動線の近端側の電圧降下を抑制することができるため、遠端側のセンスアンプの増幅開始が早くなるので、遠端側のセンスアンプの増幅速度が向上する。
【0015】請求項2の構成により、導通制御手段は各ゲートが高電位と低電位とにそれぞれ設定された相補型トランジスタよりなるため、後段側のビット線対の電位が所定値よりも高くなった場合には相補型トランジスタの一方のトランジスタが非導通状態になり、後段側のビット線対の電位が所定値よりも低くなった場合には相補型トランジスタの他方のトランジスタが非導通状態になる。これにより、後段側のビット線対の電位が所定値に達すると、前段側のビット線対の電位が後段側のビット線対の電位に追随しなくなるので、前段側のビット線対の電位の振幅は所定の範囲内に制限される。
【0016】
【実施例】図1は本発明の一実施例に係るメモリ装置の構成を示しており、図1において、1はメモリセルアレイ、1−1はメモリセルアレイ1内の第1のメモリセル、1−2はメモリセルアレイ1内の第2のメモリセル、2はメモリセルアレイ1内のメモリセル行を選択するローデコーダである。
【0017】図1において、3−1はメモリセルアレイ1に対して前段側に設けられた前段側センスアンプ列であって、該前段側センスアンプ列3−1は、第1のメモリセル1−1に接続された第1の前段側ビット線対BL1の電位差を増幅する第1の前段側センスアンプ3−1−1及び第2のメモリセル1−2に接続された第2の前段側ビット線対BL2の電位差を増幅する第2の前段側センスアンプ3−1−2を有している。前段側センスアンプ列3−1には、該前段側センスアンプ列3−1に対して第1のセンスアンプ駆動信号を出力するための第1のセンス駆動線SAP1,SAN1が前段側センスアンプ駆動手段としての第1のセンスドライバ4−1からそれぞれ延びている。
【0018】図1において、3−2はメモリセルアレイ1に対して後段側に設けられた後段側センスアンプ列であって、該後段側センスアンプ列3は、第1のメモリセル1−1に接続された第1の後段側ビット線対BLP1の電位差を増幅する第1の後段側センスアンプ3−2−1及び第2のメモリセル1−2に接続された第2の後段側ビット線対BLP2の電位差を増幅する第2の後段側センスアンプ3−2−2を有している。後段側センスアンプ列3−2には、該後段側センスアンプ列3−2に対して第2のセンスアンプ駆動信号を出力するための後段側センスアンプ駆動手段としての第2のセンス駆動線SAP2,SAN2が第2のセンスドライバ4−2からそれぞれ延びている。
【0019】図1に示すように、第1の前段側センスアンプ3−1−1と第1の後段側センスアンプ3−2−1との間には、N型トランジスタ及びP型トランジスタからなる第1の導通制御ゲート5−1が接続されており、第2の前段側センスアンプ3−1−2と第2の後段側センスアンプ3−2−2との間には、N型トランジスタ及びP型トランジスタからなる第2の導通制御ゲート5−2が接続されており、これら第1及び第2の導通制御ゲート5−1,5−2によって導通制御手段5が構成されている。
【0020】図3に示すように、ローアドレス信号ROWがローデコーダ2に入力され、該ローデコーダ2からはメモリセル行を選択するためのワード線信号WLがメモリセル1−1,1−2に入力される。メモリセル1−1,1−2のデータは、第1及び第2の前段側ビット線対BL1,BL2にそれぞれ読み出される。また、第1のセンスアンプドライバ4−1から第1のセンス駆動線SAP1,SAN1に出力される第1のセンスアンプ駆動信号は第1のセンスアンプ列3−1に入力され、第2のセンスアンプドライバ4−2から第2のセンス駆動線SAP2,SAN2に出力される第2のセンスアンプ駆動信号は第2のセンスアンプ列3−2に入力される。
【0021】以下、上記構成のメモリ装置におけるメモリセルアレイ1内のメモリセル1−1,1−2からの読み出し動作を、図2のタイミングチャートに基づいて説明する。
【0022】まず、タイミングT1において、ローアドレス信号ROWがローデコーダ2に入力される。
【0023】次に、タイミングT2において、ローデコーダ2により選択されたワード線信号WLがハイになり、ワード線信号WLにより選択されたメモリセル1−1,1−2の情報が第1及び第2の前段側ビット線対BL1,BL2に微小電位差として現われる。
【0024】次に、タイミングT3において、第2のセンスドライバ4−1から出力された第2のセンスアンプ駆動信号が第2のセンス駆動線SAP2,SAN2を通じて後段側センスアンプ列3−2に入力され、該後段側センスアンプ列3−2が駆動される。このようにすると、近端側では、第1の後段側センスアンプ3−2−1が動き、第1の後段側ビット線対BLP1が開き始め、センス電流i2−1が第2の駆動線SAP2から第1の後段側センスアンプ3−2−1を通って第2の駆動線SAN2に流れる。一方、遠端側では、第2のセンス駆動線SAP2,SAN2の駆動線抵抗Rp2,Rn2による電圧降下により、第2の後段側センスアンプ3−2−2の増幅能力が抑制されるため、第2の後段側センスアンプ3−2−2を流れるセンス電流i2−2が少なくなるので、第2の後段側ビット線対BLP2の増幅が抑制される。
【0025】ここで、導通制御手段5の役割について説明する。
【0026】上述したように、タイミングT3において第1の後段側センスアンプ3−2−1が動くと、第1の後段側ビット線対BLP1の電位はVCC,VSSに向けて開く。なお、導通制御ゲート5−1に入力される高電位をVHとし、低電位をVLとする。
【0027】第1の後段側ビット線対BLP1の電位がVCC,VSSに向けて開く動作の前半においては、第1の後段側ビット線対BLP1の電位は(VCC+VSS)/2付近であり、VL+Vtp<第1の後段側ビット線対BLP1の電位<VH−Vtnの条件を満たすので、第1の導通制御ゲート5−1内のN型トランジスタ及びP型トランジスタは両方ともに導通状態となる。これによって、第1の前段側ビット線対BL1の電位は第1の後段側ビット線対BLP1の電位に追随して変化する。
【0028】しかしながら、後半においては、第1の後段側ビット線対BLP1の電位はVCC又はVSS付近の電位となる。このため、第1の後段側ビット線対BLP1の電位がVH−Vtnよりも高くなった場合には第1の導通制御ゲート5−1内のN型トランジスタが非導通状態となり、また、第1の後段側ビット線対BLP1の電位がVL+Vtpよりも低くなった場合には第1の導通制御ゲート5−1内のP型トランジスタが非導通状態となる。これにより、第1の前段側ビット線対BL1の電位は、VL+Vtp又はVH−Vtnの電位を境界として、第1の後段側ビット線対BLP1の電位に追随しなくなるので、第1の前段側ビット線対BL1の電位振幅はVL+Vtp〜VH−Vtnの間に制限される。
【0029】後段側センスアンプ列3−2におけるセンス増幅の振幅は、導通制御手段5により、VH−Vtn〜VL+Vtpの範囲内に制限されているため、第1の前段側ビット線対BL1の振幅がVH−Vtn又はVL+Vtp付近になると、第1の後段側センスアンプ3−2−1のセンス電流i2−1が少なくなり、駆動線抵抗Rp2及びRn2による電圧降下が小さくなるので、第2の後段側センスアンプ3−2−2の増幅能力が回復し、第2の前段側ビット線対BL2の電位差は急速に開き始める。
【0030】このようにして、タイミングT4においては、第1及び第2の前段側ビット線対BL1,BL2の振幅はほぼVH−Vtn,VL+Vtpとなる。
【0031】このタイミングT4において、第1のセンス駆動線SAP1,SAN1を通じて出力される第1のセンスアンプ駆動信号が前段側センスアンプ列3−1を駆動すると、メモリセル1−1,1−2に対する再書き込みが行なわれる。駆動線抵抗Rp1,Rn1の影響により、第1の前段側センスアンプ3−1−1による第1の前段側ビット線対BL1の増幅作用は速度の点で若干有利になるに過ぎないが、第2の後段側ビット線対BL2の電位差は従来例に比べてより大きく開いている。このため、第2の前段側センスアンプ3−1−2の増幅能力の低下は従来例よりも抑制され、該第2の前段側センスアンプ3−1−2は従来例よりも高速に増幅動作をする。
【0032】このセンス動作は主としてメモリセル1−1,1−2に対する再書き込みのレベルをVCC,VSSにするためのものであるから、タイミングT4からの第1の前段側ビット線対BL1の増幅速度と第2の前段側ビット線対BL2の増幅速度とは殆ど変わらず、結果として、増幅の開始から第1の前段側センスアンプ3−1−1がVCC,VSSに達するまでの時間と、第2の前段側センスアンプ3−1−2がVCC,VSSに達するまでの時間との間には従来例のような大きな差は生じない。
【0033】このように、第1の前段側ビット線対BL1の初期振幅を制限することにより、第2の前段側ビット線対BL2の開き始めのタイミングを従来例に比べて早くすることができるので、結果としてデータリード動作が改善される。
【0034】なお、VH、VLの設定に関しては、両者をそれぞれVCC,VSSとしてもよく、また内蔵回路により発生した適当な電位としてもよい。
【0035】
【発明の効果】以上説明したように、請求項1の発明に係るメモリ装置によると、前段側センスアンプと後段側センスアンプとの間に設けられビット線対の電位差に応じて前段側センスアンプと後段側センスアンプとの導通を制御する導通制御手段を備えているため、初期増幅作用に伴なうセンスアンプ駆動線の近端側の電圧降下を抑制することができ、遠端側のセンスアンプの増幅開始を早くすることができるので、遠端側のセンスアンプの増幅速度の向上ひいてはデータリード動作の高速化を図ることができる。
【0036】請求項2の発明に係るメモリ装置によると、上記導通制御手段を各ゲートが高電位と低電位とに設定された相補型トランジスタにより構成したため、請求項1の導通制御手段を確実に実現することができる。




 

 


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