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発明の名称 半導体メモリ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−85650
公開日 平成7年(1995)3月31日
出願番号 特願平5−227221
出願日 平成5年(1993)9月13日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 川原 昭文 / 森 俊樹
要約 目的
簡単な回路構成で、容量カップリングを用いてデータを転送し転送後のビット線対の差電位を初期差電位並に抑えることによって、再書き込みを行なうセンスアンプの増幅速度を改善し、データ転送動作の高速化を図る。

構成
マスクレジスタ6−1に保持されたデータにより信号DT1がハイになると、ダミーセルプレートイコライザ8−1は非導通となり、転送ゲート4−1が導通するため、ダミーセルプレート対CP1にはシリアルデータレジスタ5−1に保持されたデータが現れ、ダミーセルプレート対CP1の電位はVCP電位からハイ、ローへと変化する。このため、ダミーセル7−1,7−2のセル容量による容量カップリングによってビット線対BL1の差電位が変化する。その後、センスアンプ駆動信号SADRがセンスアンプ3−1を駆動し、ビット線対BL1上の信号が増幅されてメモリセル1−1の内容が更新される。
特許請求の範囲
【請求項1】 ワード線及びビット線に接続されたメモリセルと、前記ビット線の電位を増幅するセンスアンプと、ダミーワード線及び前記ビット線に接続されたダミーセルと、シリアルに入力されるデータを保持するシリアルデータレジスタと、該シリアルデータレジスタから前記ダミーセルを介して前記ビット線にデータを転送するデータ転送手段とを備えていることを特徴とする半導体メモリ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、シリアルにデータを書き込む機能を有する半導体メモリに関するものである。
【0002】
【従来の技術】画像等の連続的な高速データを記憶する画像メモリにおいては、入力データをシリアルデータレジスタにより保持した後、メモリセルに転送する構成が用いられる。このような構成において、入力された画像データをメモリの任意の領域に書き込むためには、シリアルデータレジスタの任意のビット出力のみをメモリセルに転送する機能が必要である。
【0003】以下、従来の方式を用いた半導体メモリを図面に基づいて説明する。
【0004】図3は従来の半導体メモリの構成を示しており、図3に示すように、従来の半導体メモリは、メモリセル1−1,1−2,…とダミーセル7−1,7−2,7−3,7−4,…とを有するメモリセルアレイ1と、ローデコーダ2と、センスアンプ3−1,3−2,…からなるセンスアンプアレイ3と、データ転送手段としての転送ゲート4−1,4−2,…からなる転送ゲートアレイ4と、シリアルデータレジスタ5−1,5−2,…からなるシリアルデータレジスタアレイ5と、マスクレジスタ6−1,6−2,…からなるマスクレジスタアレイ6とを備えている。
【0005】ビット線対BL1の一方のビット線はメモリセル1−1及びダミーセル7−1に接続され、他方のビット線はダミーセル7−2に接続されており、同様に、ビット線対BL2の一方のビット線はメモリセル1−2及びダミーセル7−3に接続され、他方のビット線はダミーセル7−4に接続されている。また、ローアドレス信号ROWはローデコーダ2に入力され、ワード線WLはメモリセル1−1,1−2に接続され、ダミーワード線DWL0はダミーセル7−1,7−3に接続され、ダミーワード線DWL1はダミーセル7−2,7−4に接続されている。センスアンプ駆動信号SADRはセンスアンプ3−1,3−2に入力されている。なお、D1,D2はバス、SIはシリアルデータ、MIはマスクデータ、SCLKはシリアルクロック、DT1,DT2は信号、VCPは電位を各々示している。
【0006】ここで、シリアル入力(図示省略)からシリアルデータSIを取り込み、メモリセルアレイ1内に書き込む動作を説明する。動作順序としては、まず、メモリ外部から入力されるシリアルデータSI、マスクデータMIの保持動作が行なわれ、次に、メモリセルアレイ1へのデータ転送動作が行なわれる。
【0007】まず、シリアルデータSI、マスクデータMIの保持動作について述べる。
【0008】図4は前記保持動作における各信号のタイミングを示しており、図4に示すように、シリアルデータSIに関しては、シリアル入力からデータa,bがシリアルに入力され、シリアルクロックSCLKにより、図3のシリアルデータレジスタ5−1,5−2に各々保持される。そして、バスD1,D2上に相補のデータa及び/a,b及び/bが各々現れる。
【0009】このようにして、シリアル入力からシリアルに入力されるデータは、シリアルデータレジスタアレイ5内に次々と保持される。
【0010】マスクデータMIに関しても、同様に、シリアル入力からデータがシリアルに入力され、シリアルクロックSCLKにより、図3のマスクレジスタ6−1,6−2に保持される。今回、ビット線対BL1を更新側、ビット線対BL2を再書き込み側として考えるため、信号DT1をハイ、信号DT2をローとする。
【0011】次に、シリアルデータレジスタアレイ5からメモリセルアレイ1へのデータ転送動作について述べる。
【0012】図5は前記データ転送動作における各信号のタイミングを示いており、図5に示すように、T1のタイミングで、ローアドレス信号ROWが与えられてローデコーダ2に加えられる。その後、T2のタイミングで、選択されたメモリセル1−1,1−2に対応するダミーセル7−1,7−3のダミーワード線DWL0をローにする。
【0013】T3のタイミングで、選択されたワード線WLが立ち上がることにより、メモリセルアレイ1内の行データが選択される。そして、このタイミングに同期して、メモリセル1−1,1−2に保存されているデータが、各々ビット線対BL1,BL2に初期差電位として現れる。
【0014】一方、データレジスタ5−1、5−2に保存されているデータa,bは、バスD1,D2上に相補のデータa及び/a,b及び/bとして各々現れている。そして、T4のタイミングで、バスD1,D2上に現れているデータa,bを、各々ビット線対BL1,BL2に選択的に接続する。その際、マスクレジスタ6−1がハイ、マスクレジスタ6−2がローであるため、同タイミングで信号DT1のみがハイとなり、転送ゲート4−1は導通し、転送ゲート4−2が遮断される。この結果、ビット線対BL1には、T4のタイミングに同期して、転送ゲート4−1を通じシリアルデータレジスタ5−1に保持されているデータaが現れる。なお、図5では、メモリセル1−1に保持されていたデータと新しく書き込むデータa,/aとが逆相の場合であり、ビット線対BL1上のデータは信号DT1により反転する。そして、ビット線対BL1はシリアルデータレジスタ5−1により駆動されるので、その電位差はしだいに大きくなる。一方、ビット線対BL2は、転送ゲート4−2が遮断されているので、初期差電位のまま一定である。
【0015】その後、T5のタイミングで、センスアンプ駆動信号SADRがセンスアンプ3−1,3−2を駆動し、ビット線対BL1,BL2上の信号が増幅される。そして、メモリセル1−1については、T5のタイミングからt1の時間の後にデータaに更新され、メモリセル1−2については、T5のタイミングからt2の時間の後に従来のデータcのまま再書き込みが行なわれる。
【0016】
【発明が解決しようとする課題】ところが、前記従来の半導体メモリにおいては、データ転送動作において、更新されるビット線対がシリアルデータレジスタによって駆動されてその差電位が大きくなるため、再書き込みを行なうセンスアンプの増幅が遅くなり、転送動作の高速化を図る上で問題がある。
【0017】ここで、以上のような問題点の原因について考察してみる。
【0018】大容量の半導体メモリでのセンスアンプの配置においては、隣合う二つのセンスアンプを一組として、センスアンプ駆動信号SADRを供給するセンスアンプ駆動信号線に接続する。これは、二つのセンスアンプで配線を共有することにより、高密度配置を実現するためである。
【0019】図6は、センスアンプ3−1,3−2の配置と、センスアンプ3−1,3−2とセンスアンプ駆動信号SADRを供給するセンスアンプ駆動信号線との結線状態とを示しており、図6に示すように、センスアンプ3−1,3−2は、センスアンプ駆動信号線との結線において、配線x−yと配線z−uとをレイアウト上で共有している。r1,r2は、レイアウトにおいて、センスアンプ3−1及び3−2が共有する配線x−y,u−zで生じる寄生抵抗であり、例えば、センスアンプ駆動信号線と共通配線x−y,u−zとのコンタクト抵抗や、共通配線x−y,u−zの配線抵抗である。
【0020】図3に示す従来の構成においては、前記タイミングT5の時点で、センスアンプ3−1、3−2を駆動する際、前述のようにビット線対BL1は、データレジスタ5−1により駆動されているので、電位差の開きがビット線対BL2の場合に比して大きくなっている。この場合、図6において、回路動作上、センスアンプ3−1の充電電流i1がセンスアンプ3−2の充電電流i2よりも早いタイミングで多く流れることになり、共通配線x−yの寄生抵抗r1での電圧降下によりセンスアンプの増幅能力が落ち、特に、ビット線対BLの電位差が小さいセンスアンプ3−2の増幅が遅くなる。また、共通配線z−uの寄生抵抗r2によって、センスアンプ3−1の放電電流i3がセンスアンプ3−2の放電電流i4に及ぼす影響も、同様に、センスアンプ3−2の増幅を遅らせる原因となる。
【0021】以上のような問題点を考慮した結果、その解決策として、本願発明者等により発明され特許出願された出願番号特願平3−217127号に記載されるように、ダイナミックにデータを保持するダイナミックデータ保持回路を設け、シリアルに入力されるデータを前記ダイナミックデータ保持回路に転送しておくことで、その転送元のシリアルデータレジスタによるビット線の駆動なしにメモリセルへのデータ転送を行なうものが考えられる。
【0022】しかしながら、前記解決策においては、少なくとも1ビット線対当たり4個のトランジスタと、メモリセルと容量の等しい2個の容量素子とを要するため、回路規模、レイアウトサイズが大きくなるという問題点がある。
【0023】本発明は、前記に鑑みなされたものであって、簡単な構成で転送動作の高速化を図ることができる半導体メモリを提供することを目的とする。
【0024】
【課題を解決するための手段】前記の目的を達成するため、本発明は、シリアルデータレジスタからビット線へのデータ転送をダミーセルを介して行なうことによって、センスアンプの増幅速度を改善するものである。
【0025】具体的に本発明が講じた解決手段は、半導体メモリを対象とし、ワード線及びビット線に接続されたメモリセルと、前記ビット線の電位を増幅するセンスアンプと、ダミーワード線及び前記ビット線に接続されたダミーセルと、シリアルに入力されるデータを保持するシリアルデータレジスタと、該シリアルデータレジスタから前記ダミーセルを介して前記ビット線にデータを転送するデータ転送手段とを備えている構成とするものである。
【0026】
【作用】前記の構成により、シリアルデータレジスタ中のデータに対応した方向に、ダミーセルのセル容量の容量カップリングで決まる一定電圧だけビット線電位をシフトできる。このようにして、更新されるビット線対の電位差を小さくでき、再書き込み側のセンスアンプの増幅速度を改善することができる。
【0027】また、データ転送手段は、例えば、1ビット線対当たり4個のトランジスタを用いるだけで構成することが可能である。
【0028】
【実施例】以下、本発明の一実施例を図面に基づいて説明する。
【0029】図1は前記一実施例に係る半導体メモリの構成を示しており、図1に示すように、前記一実施例に係る半導体メモリは、メモリセル1−1,1−2,…とダミーセル7−1,7−2,7−3,7−4,…とを有するメモリセルアレイ1と、ローデコーダ2と、ビット線の電位を増幅するセンスアンプ3−1,3−2,…からなるセンスアンプアレイ3と、転送ゲート4−1,4−2,…からなる転送ゲートアレイ4と、シリアルに入力されるデータを保持するシリアルデータレジスタ5−1,5−2,…からなるシリアルデータレジスタアレイ5と、マスクレジスタ6−1,6−2,…からなるマスクレジスタアレイ6と、ダミーセルプレートイコライザ8−1,8−2,…からなるダミーセルプレートイコライザアレイ8とを備えており、2個のトランジスタからなる転送ゲート4−1と2個のトランジスタからなるダミーセルプレートイコライザ8−1とによりビット線対BL1に対するデータ転送手段が構成され、同様に、2個のトランジスタからなる転送ゲート4−2と2個のトランジスタからなるダミーセルプレートイコライザ8−2とによりビット線対BL2に対するデータ転送手段が構成されている。
【0030】ビット線対BL1の一方のビット線はメモリセル1−1及びダミーセル7−1に接続され、他方のビット線はダミーセル7−2に接続されており、同様に、ビット線対BL2の一方のビット線はメモリセル1−2及びダミーセル7−3に接続され、他方のビット線はダミーセル7−4に接続されている。また、ローアドレス信号ROWはローデコーダ2に入力され、ワード線WLはメモリセル1−1,1−2に接続され、ダミーワード線DWL0はダミーセル7−1,7−3に接続され、ダミーワード線DWL1はダミーセル7−2,7−4に接続されている。センスアンプ駆動信号SADRはセンスアンプ3−1,3−2に入力されている。ダミーセル7−1,7−2のダミーセルプレート対CP1は、ダミーセルプレートイコライザ8−1に接続され、さらに、転送ゲート4−1を介してシリアルデータレジスタ5−1に接続されている。同様に、ダミーセル7−3,7−4のダミーセルプレート対CP2は、ダミーセルプレートイコライザ8−2に接続され、さらに、転送ゲート4−2を介してシリアルデータレジスタ5−2に接続されている。なお、D1,D2はバス、SIはシリアルデータ、MIはマスクデータ、SCLKはシリアルクロック、DT1,DT2,/DT1,/DT2は信号、VCPは電位を各々示している。
【0031】ここで、シリアル入力(図示省略)からシリアルデータSIを取り込み、メモリセルアレイ1内に書き込む動作を説明する。動作順序としては、従来例と同じく、まず、メモリ外部から入力されるシリアルデータSI、マスクデータMIの保持動作が行なわれ、次に、メモリセルアレイ1へのデータ転送動作が行なわれる。
【0032】本実施例における半導体メモリに関し、シリアルデータSI、マスクデータMIの保持動作は従来例と全く同じである。以下、データ転送動作について、図2のタイミングチャートを用いて説明する。
【0033】図2に示すように、T1のタイミングで、ローアドレス信号ROWがローデコーダ2に加えられる。そして、T2のタイミングで、ワード線WLがハイになり、選択されたメモリセル1−1,1−2の情報がビット線対BL1,BL2に初期差電位として現れる。従来例と同じく、ここで、ビット線対BL1を更新側、ビット線対BL2を再書き込み側とする。
【0034】マスクレジスタ6−1はハイを保持しているため、T3のタイミングで、信号DT1がハイになる。このとき、ダミーセルプレートイコライザ8−1は非導通となり、また、転送ゲート4−1が導通するため、ダミーセルプレート対CP1にはシリアルデータレジスタ5−1に保持されている相補データa及び/aが現れる。
【0035】一方、再書き込み側に関しては、マスクレジスタ6−2がローを保持しているため、信号DT2もローとなる。そして、ダミーセルプレートイコライザ8−2が導通し、転送ゲート4−2は遮断されるため、ダミーセルプレート対CP2は電位VCPを保つ。
【0036】T3のタイミングで、信号DT1がハイになる際に、ダミーセルプレート対CP1の電位は、VCP電位からハイ、ローへと変化する。このため、ダミーセル7−1,7−2での容量カップリングによってビット線対BL1の差電位が変化する。ビット線対BL1の差電位の変動量は、メモリセル1−1のセル容量とダミーセル7−1,7−2のセル容量とが等しい場合、以下の計算により、初期差電位の約2倍となることが分かる。
【0037】メモリセルのセル容量をCs、ビット線の配線容量をCb、ダミーセルのセル容量をCd、電源電圧をVcc とすると、初期差電位V0 は、V0 =Cs/(Cs+Cb+Cd) ×Vcc/2 …(1)と現され、電位がVcp からVcc に変化する側のビット線でのカップリングによる変動ΔVa は、ΔVa =Cd/(Cs+Cb+Cd) ×(Vcc-Vcp) …(2)であり、電位がVcp から0 に変化する側のビット線でのカップリングによる変動ΔVb は、ΔVb =Cd/(Cs+Cb+Cd) ×(-Vcp) …(3)である。差電位の変動量ΔV1 は、(2) 式−(3) 式で求められ、ΔV1 =ΔVa −ΔVb=Cd/(Cs+Cb+Cd) ×Vcc …(4)となる。Cs=Cd であれば、(1) 式は、V0 =Cs/(2Cs+Cb) ×Vcc/2 …(5)と現され、(4) 式は、ΔV1 =Cs/(2Cs+Cb) ×Vcc …(6)と現される。(5) 式と(6) 式とにより、差電位の変動量ΔV1 は、初期差電位V0 を用いて次の(7) 式のように現すことができる。
【0038】ΔV1 =2×V0 …(7)このため、ビット線対BL1のデータを反転するのに必要な電荷を供給できる。
【0039】ビット線対BL2のレベルに関しては、ダミーセルプレート対CP2の電位が一定なため、変動は生じない。
【0040】T4のタイミングで、選択されたメモリセル1−1,1−2に対応するダミーセル7−1,7−3のダミーワード線DWL0をローにする。
【0041】その後、T5のタイミングで、センスアンプ駆動信号SADRがセンスアンプ3−1,3−2を駆動し、ビット線対BL1,BL2上の信号が増幅される。そして、メモリセル1−1については、T5のタイミングからt1の時間の後にデータaに更新され、メモリセル1−2については、T5のタイミングからt2の時間の後に従来のデータcのまま再書き込みが行なわれる。
【0042】データ転送動作をダミーセル7−1,7−2のセル容量による容量カップリングで実現するため、ビット線対BL1の転送後の差電位を初期差電位並に抑えることができる。従って、図6に示すセンスアンプ3−1の充電電流i1とセンスアンプ3−2の充電電流i2との両者のタイミングや電流値の差が小さくなるので、センスアンプ3−2の増幅能力は従来例に比し改善される。これは、センスアンプ3−1の放電電流i3とセンスアンプ3−2の放電電流i4とに関しても同様である。
【0043】
【発明の効果】以上説明したように、本発明に係る半導体メモリによると、例えば、1ビット線対当たり4個のトランジスタを用い、容量カップリングを利用してデータ転送を行なうことによって、更新されるビット線対の電位差を小さくでき、再書き込み側のセンスアンプの増幅速度を改善することができるため、簡単な構成で転送動作の高速化を図ることができる。




 

 


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