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FIFOメモリ - 松下電器産業株式会社
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発明の名称 FIFOメモリ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−78463
公開日 平成7年(1995)3月20日
出願番号 特願平5−221345
出願日 平成5年(1993)9月6日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 中平 博幸 / 崎山 史朗 / 丸山 征克
要約 目的
本発明は、外部からの書き込み要求及び読み出し要求に対して、内部のメモリアレイ部への書き込み許可及び読み出し許可の可否を判断する際の処理速度がメモリアレイ部の大きさに影響されないFIFOメモリを提供する。

構成
AND回路20−0〜20−63は、同一のワードを示す書き込みワード指定部11の出力と読み出しワード指定部12の出力とのそれぞれの論理積を出力する。OR回路21はAND回路20−0〜20−63の論理和をとる。制御部13は、OR回路21が出力する論理和と、メモリアレイ部10の最大アドレスにデータが書き込まれたことを示す第1のフラグと、メモリアレイ部10の最大アドレスのデータが読み出されたことを示す第2のフラグとに基づき、外部からの書き込み要求及び読み出し要求に対するメモリアレイ部10への書き込み許可及び読み出し許可の判断を行なう。
特許請求の範囲
【請求項1】 先入れ先出しの手順によりデータの書き込み及び読み出しを行ない、書き込みクロックにより書き込みアドレスを指定し、読み出しクロックにより読み出しアドレスを指定するFIFOメモリであって、データを記憶するメモリ手段と、入力されるクロックによりシフトするシフトレジスタからなり、先頭のレジスタの入力と最終段のレジスタの出力とが接続されており、上記メモリ手段にデータを書き込む際に書き込みワードを指定する書き込みワード指定手段と、入力されるクロックによりシフトするシフトレジスタからなり、先頭のレジスタの入力と最終段のレジスタの出力とが接続されており、上記メモリ手段からデータを読み出す際に読み出しワードを指定する読み出しワード指定手段と、上記メモリ手段の最大アドレスにデータが書き込まれたときに第1のフラグを出力する第1のフラグ発生手段と、上記メモリ手段の最大アドレスのデータが読み出されたときに第2のフラグを出力する第2のフラグ発生手段と、同一のワードを示す上記書き込みワード指定手段の出力と上記読み出しワード指定手段の出力とのそれぞれの論理積をとる論理積手段と、該論理積手段から出力されたすべてのワードについての論理積の論理和をとる論理和手段と、該論理和手段から出力された論理和の結果と上記第1のフラグ発生手段から出力された第1のフラグと上記第2のフラグ発生手段から出力された第2のフラグとに基づき、書き込まれていないアドレスのデータの読み出し要求がきたときには上記メモリ手段に読み出し許可を与えず、書き込まれているデータの読み出し要求がきたときには上記メモリ手段に読み出し許可を与えると共に上記読み出しワード指定手段に読み出しワードを次のワードにするための読み出しクロックを供給し、最大アドレスにデータが書き込まれた後に読み出されていないアドレスへの書き込み要求がきたときには上記メモリ手段に書き込み許可を与えず、最大アドレスにデータが書き込まれていないとき及び最大アドレスにデータが書き込まれているが既にデータが読み出されているアドレスへの書き込み要求がきたときには上記メモリ手段に書き込み許可を与えると共に上記書き込みワード指定手段に書き込みワードを次のワードにするための書き込みクロックを供給する制御手段とを備えていることを特徴とするFIFOメモリ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、先入れ先出し記憶装置(ファーストイン・ファーストアウトメモリのことであり、以後、FIFOメモリと称する。)に関するものである。
【0002】
【従来の技術】FIFOメモリは、先に入力されたデータから順に出力するというシーケンスで制御されるデバイスであり、外部からの書き込みクロック及び読み出しクロックを用いて内部においてアドレスを生成している。通常、この書き込みクロック及び読み出しクロックは非同期であるから、データを記憶するメモリ手段へのデータの書き込み及びメモリ手段からのデータの読み出しを独立して実行でき、これにより、異なるデータレートを持つ情報の受け渡しが実現できる。また、FIFOメモリにおいては、先に書き込まれたデータから先に読み出されるので、メモリ手段のすべてのアドレスにデータが書き込まれるとそれ以上のデータの書き込みを禁止すると共に、書き込まれていないアドレスからのデータの読み出しも禁止しなければならない。
【0003】図4は従来から使用されているFIFOメモリの構成を示したものであり、図4において、50はデータを記憶するメモリアレイ部、51は外部からの書き込み要求を受けてメモリアレイ部50に書き込み許可を与えるメモリ書き込み許可部、52はメモリ書き込み許可部51がメモリアレイ部50に書き込み許可を与えたときにメモリアレイ部にアドレスを出力する書き込みアドレス発生部、53は外部からの読み出し要求を受けてメモリアレイ部50に読み出し許可を与えるメモリ読み出し許可部、54はメモリ読み出し許可部53がメモリアレイ部50に読み出し許可を与えた場合にメモリアレイ部50にアドレスを出力する読み出しアドレス発生部、55はメモリアレイ部50へ供給されるアドレスを選択するマルチプレクサ、56は書き込みアドレス発生部52の出力と読み出しアドレス発生部54の出力とを比較し、外部からの書き込み要求及び読み出し要求を受けるか否かを制御する制御部である。
【0004】このような構成のFIFOメモリにおいては、例えば図5に示すようなフローチャートに基づいてその処理が行われる。
【0005】まず、ステップS1において外部からの要求が書き込み要求であるか又は読み出し要求であるかを判断する。外部からの要求が読み出し要求であればステップS2以降の処理を行ない、外部からの要求が書き込み要求であればステップS7以降の処理を行なう。
【0006】ステップS1において外部からの要求が読み出し要求であると判断すると、ステップS2において、書き込みアドレス発生部52の出力と読み出しアドレス発生部54の出力とを比較し、これら2つの出力が一致すると共にフラグが‘1’であると判断するならば、メモリ書き込み許可部51にメモリアレイ部50に対して読み出し許可を与えさせずに処理を終了する。これはメモリアレイ部50に書き込まれたデータはすべて読み出されているということを示している。
【0007】ステップS2において、上記の条件が満たされないと判断するときには、ステップS3においてメモリ読み出し許可部53にメモリアレイ部50に対して読み出し許可を与えさせ、現在読み出しアドレス発生部54から出力されているアドレスが示しているデータをメモリアレイ部50から読み出す。
【0008】次に、ステップS4において読み出しアドレスを1だけ進めた後、ステップS5において読み出しアドレスがメモリアレイ部50の最大アドレス値と等しいか否かを判断し、読み出しアドレスがメモリアレイ部50の最大アドレス値と異なるときには処理を終了し、読み出しアドレスがメモリアレイ部50の最大アドレス値と等しいときにはステップS6において読み出しアドレスを0にすると共にフラグを‘0’とする。
【0009】一方、ステップS1において外部からの要求が書き込み要求であると判断すると、ステップS7において、書き込みアドレス発生部52の出力と読み出しアドレス発生部54の出力とを比較し、これら2つの出力が一致し且つフラグが‘0’であると判断するならば、書き込み許可を与えずに処理を終了する。これはメモリアレイ部50のすべてのアドレスにデータが書き込まれたということを示している。
【0010】ステップS7において、上記の条件が満たされないと判断するときには、ステップS8においてメモリ書き込み許可部51にメモリアレイ部50に対して書き込み許可を与えさせ、現在書き込みアドレス発生部52から出力されているアドレスが示しているデータをメモリアレイ部50に書き込む。
【0011】次に、ステップS9において書き込みアドレスを1だけ進めた後、ステップS10において書き込みアドレスがメモリアレイ部50の最大アドレス値と等しいか否かを判断し、書き込みアドレスがメモリアレイ部50の最大アドレス値と異なるときには処理を終了し、書き込みアドレスがメモリアレイ部50の最大アドレス値と等しいときにはステップS11において書き込みアドレスを0にすると共にフラグを‘1’とする。
【0012】以下、上述したフラグについて説明する。
【0013】FIFOメモリにおいては、読み出しアドレスは書き込みアドレスの後を追いかけているが、読み出しアドレスが書き込みアドレスを追い越すことはありえない。しかしながら、アドレスの値だけに着目すると、もし、書き込みアドレスがメモリアレイ部50の最大アドレス値を越えて‘0’にリセットされた場合には、読み出しアドレスの方が書き込みアドレスよりも先に進んでいるようにみえてしまう。そこで、これを防ぐために書き込みアドレスが最大アドレス値を越えた場合にはフラグを‘1’にセットし、読み出しアドレスが最大アドレス値を越えた場合にはフラグを‘0’にリセットするのである。
【0014】
【発明が解決しようとする課題】ところで、FIFOメモリにおいては、外部からの書き込み要求及び読み出し要求があった場合に書き込みアドレスと読み出しアドレスとを比較するための比較器が必要であり、外部からの書き込み要求及び読み出し要求への対応は否応なく同一の処理速度が要求される。
【0015】ところが、上記のような従来のFIFOメモリにおいては、メモリアレイ部の最大アドレス値が大きくなればなるほど、そのハードウェア規模が増大し、それに伴って処理速度が低下してしまうという問題があった。
【0016】本発明は、上記問題点に鑑みてなされたものであり、メモリアレイ部が大きくても、処理速度が低下しないFIFOメモリを提供することを目的とする。
【0017】
【課題を解決するための手段】上記の目的を達成するため、請求項1の発明の講じた手段は、先入れ先出しの手順によりデータの書き込み及び読み出しを行ない、書き込みクロックにより書き込みアドレスを指定し、読み出しクロックにより読み出しアドレスを指定するFIFOメモリを対象とし、データを記憶するメモリ手段と、入力されるクロックによりシフトするシフトレジスタからなり、先頭のレジスタの入力と最終段のレジスタの出力とが接続されており、上記メモリ手段にデータを書き込む際に書き込みワードを指定する書き込みワード指定手段と、入力されるクロックによりシフトするシフトレジスタからなり、先頭のレジスタの入力と最終段のレジスタの出力とが接続されており、上記メモリ手段からデータを読み出す際に読み出しワードを指定する読み出しワード指定手段と、上記メモリ手段の最大アドレスにデータが書き込まれたときに第1のフラグを出力する第1のフラグ発生手段と、上記メモリ手段の最大アドレスのデータが読み出されたときに第2のフラグを出力する第2のフラグ発生手段と、同一のワードを示す上記書き込みワード指定手段の出力と上記読み出しワード指定手段の出力とのそれぞれの論理積をとる論理積手段と、該論理積手段から出力されたすべてのワードについての論理積の論理和をとる論理和手段と、該論理和手段から出力された論理和の結果と上記第1のフラグ発生手段により発生させられた第1のフラグと上記第2のフラグ発生手段により発生させられた第2のフラグとに基づき、書き込まれていないアドレスのデータの読み出し要求がきたときには上記メモリ手段に読み出し許可を与えず、書き込まれているデータの読み出し要求がきたときには上記メモリ手段に読み出し許可を与えると共に上記読み出しワード指定手段に読み出しワードを次のワードにするための読み出しクロックを供給し、最大アドレスにデータが書き込まれた後に読み出されていないアドレスへの書き込み要求がきたときには上記メモリ手段に書き込み許可を与えず、最大アドレスにデータが書き込まれていないとき及び最大アドレスにデータが書き込まれているが既にデータが読み出されているアドレスへの書き込み要求がきたときには上記メモリ手段に書き込み許可を与えると共に上記書き込みワード指定手段に書き込みワードを次のワードにするための書き込みクロックを供給する制御手段とを備えている構成とするものである。
【0018】
【作用】以上の構成により、FIFOメモリに書き込み要求又は読み出し要求がある場合には、制御手段は、論理和手段から出力された論理和の結果と第1のフラグ発生手段から出力された第1のフラグと第2のフラグ発生手段から出力された第2のフラグとに基づき、メモリアレイ部にアクセスするか否かを判断する。
【0019】この場合、メモリアレイ部にアクセスするか否かの判断は、同一のワードを示す書き込みワード指定手段の出力と読み出しワード指定手段の出力とのそれぞれの論理積の論理和、メモリ手段の最大アドレスにデータが書き込まれたことを示す第1のフラグ、及びメモリ手段の最大アドレスのデータが読み出されたことを示す第2のフラグに基づき行なわれるが、書き込みワード及び読み出しワードは同時には1ワードしかメモリアレイ部にアクセスできないため、各ワードの論理積が‘1’になるのは最も多いときでも1つである。このため、すべてのワードの論理和をとるためにはワイヤードORを使用することができる。すなわち、論理ゲートの段数としてはワード数に拘らず3段で済むので、メモリ手段の大きさに影響されない処理速度が得られる。
【0020】
【実施例】以下、本発明の実施例について、図面に基づき説明する。
【0021】図1は本発明の一実施例に係るFIFOメモリの構成を示すブロック図である。ここではメモリのワード数N=64の場合について説明する。
【0022】図1において、10はデータを記憶するメモリ手段としてのメモリアレイ部、11は書き込みワード指定手段としての書き込みワード指定部、12は読み出しワード指定手段としての読み出しワード指定部、13は外部からの書き込み要求および読み出し要求に対してメモリアレイ部10にアクセスするか否かを判断する制御部、14はメモリアレイ部10の最大アドレスにデータを書き込んだ場合に第1のフラグを発生する第1のフラグ発生手段としての第1フラグ発生部、15はメモリアレイ部10の最大アドレスからデータを読み出した場合に第2のフラグを発生する第2のフラグ発生手段としての第2フラグ発生部である。
【0023】また、図1において、11−w0〜11−w63はメモリアレイ部10のワードを選択する書き込みワード指定信号、12−w0〜12−w63はメモリアレイ部10のワードを選択する読み出しワード指定信号、13−w0〜13−w63はメモリアレイ部ワード指定信号である。20−0〜20−63はそれぞれ書き込みワード指定信号11−w0〜11−w63と読み出しワード指定信号12−w0〜12−w63との論理積をとる論理積手段としてのAND回路、21はAND回路20−0〜20−63の出力の論理和をとる論理和手段としてのOR回路である。
【0024】図2において、16−0〜16−63は、書き込みワード指定部11としてのシフトレジスタを構成するフリップフロップ回路であり、その初期化においては、フリップフロップ回路16−0のみ‘1’にセットされ、フリップフロップ回路16−1〜16−63は‘0’にリセットされる。フリップフロップ回路16−63の出力はフリップフロップ回路16−0の入力とする。また、同図において、30はフリップフロップ回路16−63の出力であり、これは書き込みワードが最大アドレス値を示すと‘1’となる第1のフラグである。この第1のフラグは図1の第1フラグ発生部13の出力値と同等のものであるから書き込みワード指定部11をシフトレジスタにより構成すると、第1フラグ発生部13を特に設けることなく、フリップフロップ回路16−63によって第1フラッグ発生部13を兼ねることができることがわかる。シフトレジスタのシフトクロックは制御部13から供給される書き込みクロックである。
【0025】一方、読み出しワード指定部12も書き込みワード指定部11と全く同一の構成により実現できる。このとき、31は第2フラグ発生部14の出力値と同等のフラグ‘0’となる第2のフラグである。シフトレジスタのシフトクロックは制御部13から供給される読み出しクロックである。
【0026】図3において、24はフラグ30をセット入力としフラグ31をリセット入力とするR−Sフリップフロップ回路、22は制御手段としての制御回路であって、制御回路22は、OR回路21の出力とR−Sフリップフロップ回路24の出力とにより外部からの書き込み要求又は読み出し要求に対してメモリアレイ部10にアクセスするか否かを判断し、アクセスが可能な場合にメモリアレイ部10に書き込み許可又は読み出し許可を与えると共に、書き込みワード指定信号か読み出しワード指定信号かを選択するマルチプレクサ23−0〜23−63に選択信号を与え、また、次のワードに進むためのクロックを書き込みワード指定部11および読み出しワード指定部12に供給する制御回路である。
【0027】以下、上記構成のFIFOメモリの動作について説明する。
【0028】初期状態においては、書き込みワード指定信号11−w0及び読み出しワード指定信号12−w0が共に‘1’となっている。この状態ではAND回路20−0のみが‘1’を出力し、他のAND回路20−1〜20−63は‘0’を出力するので、OR回路21の出力は‘1’となる。また、S−Rフリップフロップ回路24の出力は‘0’である。この初期状態では書き込みのみが可能であるから、書き込み許可を与え、マルチプレクサ23−0〜23−63は書き込みワード指定信号をメモリアレイ部ワード選択信号13−w0〜13−w63に選択し、外部から読み出し要求がきたときは該読み出し要求を拒絶するように制御回路22を構成する。
【0029】書き込みが行われると、書き込みワードが進行するのでAND回路20−0〜20−63の出力はすべて‘0’となるので書き込み及び読み出しはいずれも可能であり、外部からの要求と一致したワード指定信号をマルチプレクサ23−0〜23−63は選択する。
【0030】その後、書き込みワードが最大アドレス値の63になると、書き込みワード指定部11のフリップフロップ回路16−63からフラグ30が出力され、S−Rフリップフロップ回路24が‘1’にセットされる。書き込みが終了すると書き込みワードは11−w63から11−w0に戻り、以降同様に処理が行われる。このとき、書き込みワードが読み出しワードに追いつくと該当するAND回路20−0〜20−63の出力が1つだけ‘1’となり、OR回路21の出力は‘1’となる。この場合、書き込み要求がくると、未読のワードに重ね書きしてしまうので、書き込み要求を拒絶しなければならない。これを初期状態と区別するためにS−Rフリップフロップ回路24の出力が‘1’であることを利用して制御回路22を構成する。
【0031】一方、読み出しワードが最大アドレス値の63になると、読み出しワード指定部12の最終段のフリップフロップ回路からフラグ31が出力され、S−Rフリップフロップ回路24が‘0’にリセットされる。
【0032】上記のことから、OR回路21の出力が‘1’であり且つS−Rフリップフロップ回路24の出力が‘0’であるときに外部から読み出し要求がきたときのみ、この読み出し要求を拒絶し、また、OR回路21の出力が‘1’であり且つS−Rフリップフロップ回路24の出力が‘1’であるときに外部から書き込み要求がきたときのみ、この書き込み要求を拒絶し、その他の場合には読み出し許可及び書き込み許可を与えるように制御回路22を構成する。
【0033】AND回路20−0〜20−63の出力が‘1’となるのは、最大1つであるから、OR回路21として、ワイヤードOR回路を使用することができる。従って、メモリアレイ部10の大きさに拘らず、遅延段数がAND回路とワイヤードOR回路とS−Rフリップフロップ回路との出力の論理という3段で済むので、外部からの要求に対する判断の処理速度を著しく向上させることができる。
【0034】
【発明の効果】以上説明したように、本発明に係るFIFOメモリによると、同一のワードを示す書き込みワード指定手段の出力と読み出しワード指定手段の出力とのそれぞれの論理積の論理和、メモリ手段の最大アドレスにデータが書き込まれたことを示す第1のフラグ、及びメモリ手段の最大アドレスのデータが読み出されたことを示す第2のフラグの3つの値のみに基づき、外部からの書き込み要求及び読み出し要求に対するメモリ手段への書き込み許可及び読み出し許可の判断を行なうことができ、そのうえ、各ワードの論理積が‘1’になるのは最も多いときでも1つであるため上記論理積の論理和をとる論理和回路はワイヤードORにより実現できるので、メモリ手段の容量に拘らず、論理遅延段数としては3段のみとなる。
【0035】従って、本発明によると、メモリアレイ部の大きさに拘らず、外部からの要求に対する判断の処理速度を著しく向上させることができるので、その実用的効果は多大である。




 

 


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