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発明の名称 デジタル信号処理回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−78104
公開日 平成7年(1995)3月20日
出願番号 特願平5−178980
出願日 平成5年(1993)7月20日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 中川 智雄 / 加代 孝男
要約 目的
従来用いられている画像データ並び換え装置の画像メモリー制御用アドレス生成回路のメモリー量を半分にして回路規模を削減することを目的とする。

構成
1ページ分の画像メモリーとm個のアドレスを記録するアドレスメモリー104と、アドレスメモリー104の出力を切り替えるセレクタ105と、セレクタ105出力を入力として画像メモリー103を制御する読み出しアドレス生成部107と書き込みアドレス生成部108、アドレスメモリーの読み出しアドレスを生成するアドレスメモリー読み出しアドレス生成部106と、アドレスメモリー104に保存されているデータの並び換えを行うアドレスメモリー並べ換え制御部109とを備えることにより画像メモリーの制御アドレスを生成することができる。
特許請求の範囲
【請求項1】 複数のブロックを1ページとする場合に、入力される画像データを前記各ページ毎に画像メモリーに記録してから1つ以上のブロックからなる小ブロック単位で並び替えて出力するデジタル信号処理回路であって、前記1ページをm個の大ブロックに分割し、まず前記大ブロック毎に並び換える第1並び替え手段と、次に前記大ブロック内で並び換える第2並び替え手段とを備え、また第1並び替え手段で前記画像メモリーの上位アドレスを制御し、第2並び替え手段で前記画像メモリーの下位アドレスを制御し、1ページ分の画像メモリーと前記m個の大ブロックに対する画像メモリーの上位アドレスを記録するアドレスメモリー、前記アドレスメモリーの出力を切り替えるセレクタ、前記画像メモリーの読み出し用の下位アドレスを生成して前記セレクタの出力とあわせて画像メモリーの読み出しを制御する読み出しアドレス生成部、前記画像メモリーの書き込み用の下位アドレスを生成して前記セレクタの出力とあわせて画像メモリーの書き込みを制御する書き込みアドレス生成部、前記画像メモリーの書き込みと読み出しアドレスを生成するために前記アドレスメモリーの読み出しアドレスを生成するアドレスメモリー読み出しアドレス生成部、前記アドレスメモリーに保存されているデータの並び換えを行うアドレスメモリー並び換え制御部を備えたことを特徴とするデジタル信号処理回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、映像信号の画像データを圧縮してディジタル処理し記録するときに必要なデータの並び換えを行うときに画像メモリを制御するデジタル信号処理回路に関するものである。
【0002】
【従来の技術】ビデオなどで動画像情報をテープなどに記録する場合、まず動画像情報を並び換えてから各種の信号処理を行ってテープに記録する。画像情報の並び換えは一般にシャフリングと呼ばれる。シャフリングとしては、複数のブロックを1ページとする場合に、入力される画像データを各ページ毎に画像メモリーに一旦、書き込んでから1つ以上のブロックからなる小ブロック単位で並び換えて読み出す方法がある。
【0003】上述のシャフリングを実現するものとして、2ページ分の画像メモリーを用いて行う方法があり、図7にこの回路のブロック図を示す。701,702は第1と第2の画像メモリーで703は書き込みアドレス生成部、704は読み出しアドレス生成部である。この構成では1ページ目の入力データは書き込みアドレス生成部703からのアドレスにしたがって第1の画像メモリー701に順次書き込まれる。2ページ目の入力データは書き込みアドレス生成部703からのアドレスにしたがって第2の画像メモリー702に順次書き込まれる。2ページ目の入力データが第2の画像メモリー702に書き込まれているあいだに読み出しアドレス生成部704からのアドレスにしたがって第1の画像メモリー701から1ページ目の画像データが並び換えられて読み出される。この場合、書き込みアドレス生成部703と読み出しアドレス生成部704からの出力アドレスは1ページ毎に同じアドレスを生成すればよく制御が簡単であるが1ページ単位で画像データを並び換えるのに2ページ分の画像メモリーが必要である。
【0004】上記の実施例にたいして、1ページ分の画像メモリーで1ページ分の画像データを並び換える方法がある。図6に1ページ分の画像メモリーで並び換えを行う回路の従来のブロック図を示す。601は画像データ入力部、602は画像データ出力部、603は1ページ分の画像データを記録する画像メモリー、604,605は第1と第2のアドレスメモリー、606,607はページ単位で第1のアドレスメモリー604の出力と第2のアドレスメモリー605の出力を切り換える第1と第2のセレクタ、608は画像メモリーの読み出しアドレスを生成するためにアドレスメモリーの読み出しアドレスを生成するアドレスメモリー読み出しアドレス生成部、609は画像メモリーの書き込みアドレスを生成するためにアドレスメモリーの読み出しアドレスを生成するアドレスメモリー読み出しアドレス生成部、610,611はアドレスメモリーの読み出しアドレス生成部608,609からの出力を切り換える第3と第4のセレクタ、612はセレクタ606の出力に生成した下位アドレスを付加して画像メモリー603の読み出しアドレスを生成する読み出しアドレス生成部、613はセレクタ607の出力に生成した下位アドレスを付加して画像メモリー603の書き込みアドレスを生成する書き込みアドレス生成部である。
【0005】この回路では1ページ目の画像データが書き込まれた後、2ページ目の画像データの入力に先行して1ページ目の画像データの読み出しを開始する。そして2ページ目の画像データは、読み出し済みのアドレスに書き込む。つまり、単位ブロックごとに読み出し、書き込みを交互に行い逐次的にシャフリングを行っていく。1ページ分の画像メモリーによる画像データの並び換えでは、前ページの書き込みアドレスをもとに読み出し、書き込みアドレスを生成する。このためこの回路では、n−1ページ目の画像データの書き込みアドレスとして出力した値が第1のアドレスメモリー604に保存してあるとすれば、この値をもとにnページ目の画像データの入力に先行して読み出しアドレスを生成して画像メモリー603から画像データを並び換えて読み出しを開始し、読み出しアドレスとして出力した値を第2のアドレスメモリー605に順次保存する。この結果、第2のアドレスメモリー605には読み出し済みのアドレスが保存されることになる。そしてnページ目の画像データの入力に同期して第2のアドレスメモリー605から順次値を取り出して書き込みアドレスとして出力する。このようにして画像メモリー603のアドレスを生成することにより、連続して入力される1ページ分の画像データを1ページ分の画像メモリーで並べ替えることが可能になる。
【0006】
【発明が解決しようとする課題】しかしながら上記の従来の構成では1ページ分の画像メモリーのアドレスを生成するのに画像メモリーを制御するアドレスを保存するアドレスメモリーが2ページ分必要になるためメモリーコストや消費電力の増大を招いてしまう。
【0007】本発明は上記課題を解決するものであって、回路規模を小さく、また消費電力が減少するデジタル信号処理回路を提供することを目的とする。
【0008】
【課題を解決するための手段】上記課題を解決するために本発明は、複数のブロックを1ページとする場合に、入力される画像データを各ページ毎に画像メモリーに記録してから1つ以上のブロックからなる小ブロック単位で並び替えて出力するデジタル信号処理回路であって、1ページをm個の大ブロックに分割し、まず大ブロック毎に並び換える第1並び替え手段と、次に大ブロック内で並び換える第2並び替え手段とを備え、また第1並び替え手段で画像メモリーの上位アドレスを制御し、第2並び替え手段で画像メモリーの下位アドレスを制御し、1ページ分の画像メモリーとm個の大ブロックに対する画像メモリーの上位アドレスを記録するアドレスメモリー、アドレスメモリーの出力を切り替えるセレクタ、画像メモリーの読み出し用の下位アドレスを生成してセレクタの出力とあわせて画像メモリーの読み出しを制御する読み出しアドレス生成部、画像メモリーの書き込み用の下位アドレスを生成してセレクタの出力とあわせて画像メモリーの書き込みを制御する書き込みアドレス生成部、画像メモリーの書き込みと読み出しアドレスを生成するためにアドレスメモリーの読み出しアドレスを生成するアドレスメモリー読み出しアドレス生成部、アドレスメモリーに保存されているデータの並び換えを行うアドレスメモリー並び換え制御部とを備えたものである。
【0009】
【作用】この構成によって画像メモリーを制御するアドレス生成回路を構成するアドレスメモリーを従来例の半分のメモリー量にできるため、回路規模を小さくすることができ、さらに消費電力を減少させることができる。
【0010】
【実施例】以下、本発明の一実施例について図面を参照しながら説明する。図1は本発明の実施例を示すアドレス生成回路のブロック図である。
【0011】101は画像データ入力部、102は画像データ出力部、103は1ページ分の画像データを記録する画像メモリー、104はアドレスメモリー、105はアドレスメモリー104の出力を切り換えるセレクタ、106はアドレスメモリーの読み出しアドレス生成部、107はセレクタ105の出力に生成した下位アドレスを付加して画像メモリー103の読み出しアドレスを生成する読み出しアドレス生成部、108はセレクタ105の出力に生成した下位アドレスを付加して画像メモリー103の書き込みアドレスを生成する書き込みアドレス生成部である。109はアドレスメモリー104に保存されているアドレスの並び換えを行うアドレスメモリー並び換え制御部である。
【0012】次に、図1の回路の動作を図2に示すタイミングチャートを使って具体的に説明する。本実施例は、複数のブロックからなる1ページの画像データをまずm個の大ブロックに分割して並び換え、さらにこの大ブロック内の小ブロックについて並び換える回路であるが、説明を簡単にするため以下では大ブロックの並び換えだけに着目して説明し、またこの並び換え回路に入力される画像データは1ページが6つの大ブロックで構成されるものとする。そして、入力された画像データは図5のように並び替えられて出力されるものとする。このときアドレスメモリー104は6つのアドレスを格納でき、画像メモリー103は6つの画像大ブロックを格納できるものとする。
【0013】図2の点1でn−1ページ目の画像データの入力が終了し、アドレスメモリー104には順番に5、4、3、2、1のアドレスが保存されているとする。
【0014】ここでnページ目の画像データが入力するまえに画像メモリー103に保存されているn−1ページ目の画像データの読み出しを開始する。このときアドレスメモリー104の値をアドレスメモリー制御部109によって2、5、1、4、0、3と並び換える。この結果、画像メモリー103の読み出しアドレスの生成はアドレスメモリー104の値を順番に読み出すことで実現される。また、nページ目の画像データの入力に対してもアドレスメモリー104の値を順番に読み出すことで書き込みアドレスの生成が可能である。以後、ページ毎に同様の動作を繰り返して画像メモリーの書き込み、読み出しアドレスを生成して、連続して入力される1ページ分の画像データを1ページ分の画像メモリーで並べ替えることができる。
【0015】次に、アドレスメモリー104に保存されている値の並び換えを行うアドレスメモリー制御部109の動作について詳しく述べる。本実施例では図4のようにアドレスメモリー104に保存されている値を並び換えれば良い。この時アドレスメモリー104の0〜2番地に保存されている値の行き先番地は、現保存番地をAとすると式(1)で与えられる。また、3〜5番地に保存されている値の行き先番地は現番地をAとすると式(2)で与えられる。
【0016】
f(a)=2a+1 (1) g(a)=(a-3)2 (2)以下、(1)(2)式を使った並び換えについて図3を用いて説明する。
【0017】A.0番地の値を読み出す。
B.0番地の値の行き先番地は1番地なので1番地の値を読み出してからAで読み出した値を書き込む。
【0018】C.1番地の値の行き先番地は3番地なので3番地の値を読み出してからBで読み出した値を書き込む。
【0019】D.3番地の値の行き先番地は0番地なのでCで読み出した値を0番地に書き込むE.2番地の値を読み出す。
【0020】F.2番地の値の行き先番地は5番地なので5番地の値を読み出してからEで読み出した値を書き込む。
【0021】G.5番地の値の行き先番地は4番地なので4番地の値を読み出してからFで読み出した値を書き込む。
【0022】H.4番地の値の行き先番地は2番地なのでGで読み出した値を2番地に書き込む。
【0023】このように現保存番地aの関数で行き先番地が与えられる場合、上述の方法でアドレスメモリー内の値を並び換えることができる。したがって、複数のブロックからなる1ページの画像データをまずm個の大ブロックに分割して並び替え、さらにこの大ブロック内の小ブロックについて並び換える場合には、m個分のアドレスを格納するアドレスメモリー1つで画像メモリーのアドレスを制御して、連続して入力される1ページ分の画像データを1ページ分の画像メモリーで並び換えることができる。
【0024】以上、実施例を用いて本発明を説明したが、本発明の構成は上記以外の様々な方法で実現可能である。最後に本発明の実施例は符号化時に利用する場合について説明しているが、復号時にも同様に適用可能である。
【0025】
【発明の効果】以上説明したように本発明によれば、画像メモリーの制御アドレス生成部を構成するアドレスメモリーを従来例の半分のメモリー量にできるため回路規模を小さくすることができ、さらに消費電力を減少させることが可能となる。




 

 


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