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発明の名称 演算装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−73161
公開日 平成7年(1995)3月17日
出願番号 特願平5−221341
出願日 平成5年(1993)9月6日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 三宅 二郎 / 二宮 和貴 / 西山 保
要約 目的
同じ構成の積和演算装置を規則的に直列に接続して、半導体集積回路として配置を容易にし、高速処理を実現し、拡張性を高くすると共に、入力データの個数よりも少ない乗算器を使用して乗算処理を行う。

構成
共通の入力データが与えられ、互いに直列に接続される複数の積和演算手段20…を備え、前記各積和演算手段20は、前段に位置する積和演算手段の第1の出力を格納するデータ保持回路24と、前段に位置する積和演算手段の第2の出力31を格納し、積和演算手段の第2の出力として次段に出力する他のデータ保持回路25と、他のデータ保持回路25の内容と入力データとを加算する加算器22と、加算器22の加算結果と係数とを乗算する乗算器23と、乗算器23の乗算結果とデータ保持回路24の格納データとを加算して、積和演算手段の第1の出力として次段に出力する他の加算器21とを設ける。
特許請求の範囲
【請求項1】共通の入力データが与えられ、互いに直列に接続される複数の積和演算手段を備え、前記各積和演算手段は、前段に位置する積和演算手段の第1の出力を格納する第1のデータ保持手段と、 前段に位置する積和演算手段の第2の出力を格納し、積和演算手段の第2の出力として次段に出力する第2のデータ保持手段と、前記第2のデータ保持手段の内容と前記入力データとを加算する第1の加算手段と、前記第1の加算手段の加算結果と係数とを乗算する乗算手段と、前記乗算手段の乗算結果と前記第1のデータ保持手段の格納データとを加算して、積和演算手段の第1の出力として次段に出力する第2の加算手段とを備えたことを特徴とする演算装置。
【請求項2】乗算手段で用いられる係数は、レジスタに記憶されることを特徴とする請求項1記載の演算装置。
【請求項3】入力データが第1番目の積和演算手段の第2のデータ保持手段に与えられるとともに、係数を記憶する第2のレジスタと、前記入力データと前記第2のレジスタの係数とを乗算し、乗算結果を前記第1番目の積和演算手段の第1のデータ保持手段に出力する第2の乗算手段とを備えたことを特徴とする請求項1又は請求項2記載の演算装置。
【請求項4】第2のデータ保持手段は、前段に位置する積和演算手段の第1の出力の今回値と前回値の2つのデータを保持することを特徴とする請求項1又は請求項2記載の演算装置。
【請求項5】積和演算手段の加算手段うち少なくとも1つは、桁上げ保存加算器で構成されることを特徴とする請求項1又は請求項2記載の演算装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、デジタル信号処理に用いられる演算装置に関し、特に、複数の乗算器と加算器とを用いて、複数の入力データに各々係数を掛け、その各乗算結果を加算する演算装置の改良に関する。
【0002】
【従来の技術】従来、画像処理において、適当な周波数成分を取り出すこと等を目的として、フィルターが多く用いられる。このフィルターは、デジタル信号処理では、与えられた複数の入力データに各々適当な係数を掛け、その各乗算結果を加算することにより実現される。
【0003】図2に、フィルターを実現する従来の演算装置のブロック図を示す。同図において、51はデータ保持回路であり、クロック信号52に同期して、入力データ53を格納し、次段のデータ保持回路51へ出力する。従って、入力データ側からi番目のデータ保持回路の出力は、入力データに対してiクロック前のデータとなる。54は乗算器、55は係数を保持するレジスタである。この例では、データ保持回路51、乗算器54および係数レジスタ55をそれぞれ7個備える。それぞれの乗算器54は、対応するデータ保持回路51のデータと係数レジスタ55に格納されている係数を掛けて結果を出力する。56は加算装置であって、複数の加算器57をツリー状に構成し、7個の乗算器54から出力された結果を順次加算して、7個の乗算器54の出力結果の合計を出力する。
【0004】いま、7個の係数レジスタ55に格納されている係数の値を、入力データ53から最も遠いものから順に、a(1) 、a(2) 、a(3) 、a(4) 、a(5) 、a(6) 及びa(7) とし、時刻Tにおける入力データをd(T) とする。入力データ53はクロック信号52に同期して、7つのデータ保持回路51に順次転送され、入力データ53から7番めのデータ保持回路、つまり最も遠いデータ保持回路にd(T) が到達した時、6番目のデータ保持回路51には時刻Tの1クロック後のデータ、即ち、d(T+1 )が保持されている。同様に、5番目のデータ保持回路51にはd(T+2)が保持されている。従って、加算装置56の出力結果outは(式1)で表される。
【0005】
【式1】out=a(1) *d(T) +a(2) *d(T+1) +a(3) *d(T+2)+a(4) *d(T+3) +a(5) *d(T+4 )+a(6) *d(T+5 )+a(7) *d(T+6)このようにして、フィルターが実現される。また、係数の値によって、フィルターの特性を指定することができる。
【0006】このような演算装置は、フィルターだけでなく、行列計算など、積和演算を必要とする様々な用途に応用される。
【0007】次に、アメリカ特許5,195,049 号に開示された他の従来例を図3に示す。同図において、1…は複数の積和演算装置であり、各々、データ保持回路2と、加算器3と、乗算器4と、係数レジスタ5とを有する。この例では、7つの積和演算装置1…が直列に接続されている。それぞれの積和演算装置1のデータ保持回路2には、1つ前の積和演算装置の加算器3の出力が与えられ、クロック信号6に同期して格納される。最初の積和演算装置1のデータ保持回路2には、0の値が与えられる。それぞれの積和演算装置1の乗算器4の入力には、入力データ7が共通に与えられる。それぞれの積和演算装置1の乗算器4は入力データ7の値と係数レジスタ5に保持されている値とを掛けて、その乗算結果を出力する。加算器3は、データ保持回路2に保持されているデータと乗算器4の出力とを加算して、その加算結果を次段の積和演算装置1のデータ保持回路2に出力する。
【0008】以上のように構成された演算装置について、以下図3を用いてその動作を説明する。7つの積和演算装置1の係数レジスタ5に格納されている係数を最前段から順にa(1) 、a(2) …a(7) とする。今、時刻Tにおける入力データ7の値をd(T) とする。最前段から1番目の積和演算装置1はd(T) とa(1) を乗算し、この乗算結果を0と加算して出力する。1クロック後にクロック信号6に同期して、2番目の積和演算装置1は前段の出力、即ち、a(1) *d(T) をデータ保持回路2に格納する。この時、入力データ7は、時刻Tの1クロック後のデータ、即ち、d(T+1) であり、2番目の積和演算装置1はd(T+1) に係数a(2) を乗算し、データ保持回路2のデータa(1) *d(T) と加算して、3番目の積和演算装置1のデータ保持回路2に出力する。同様にして、最終段、ここでは7番目の積和演算装置1の出力outの値は、上記(式1)に示す通りとなって、従来例と同じ演算結果が得られる。
【0009】
【発明が解決しようとする課題】しかしながら、前述した従来の前者の構成では、複数の乗算器54の結果を加算する加算器57の構成がツリー状になり、複数段の加算器を経て結果が得られるため、この加算時間が動作周波数を制限してしまう欠点を有する。また、加算器の段数は乗算器の数に応じて増える欠点を有する。更に、前記の加算処理をパイプライン的に処理しようとすると、各加算器の出力にラッチを必要とし、回路規模が大きくなる。加えて、加算器がツリー状の構成であるため、半導体集積回路として配置するのが困難であり、面積の増大をもたらす。また、乗算器の数を増やそうとすると、加算器のツリー状の構成が大きく変わるため、拡張性が乏しい等の問題点を有する。
【0010】これに対し、前記従来の後者の構成では、前記従来の前者の構成の欠点を解消できる。即ち、同じ構成の積和演算装置1…を直列に複数接続したものであるので、半導体集積回路として配置が容易であり、面積の削減および開発期間の短縮を図ることができる共に、積和演算装置の追加および削減が容易である。更に、1クロック内に1つの乗算と1つの加算を処理すればよいので、動作周波数を高くして処理能力を上げることができる。
【0011】しかし、この後者の構成では、演算に供される入力データの数に等しい数の加算器3及び乗算器4を必要とし、その分、演算装置が大型化している問題点を有していた。
【0012】本発明は上記問題点に鑑み、その目的は、乗算器は加算器よりも極めて大きい実情から、乗算器の数を低減して小型化を図りつつ、従来と同様の演算を行い得る演算装置を提供する点にある。
【0013】
【課題を解決するための手段】上記問題点を解決するために、本発明では次の点に着目した。即ち、画像処理等で用いられるフィルターでは、複数の入力データの各々の乗算に際し、その乗算に使用される係数が所定の2つの入力データ間で対称である対称型フィルターがある点に着目し、この対称型フィルターでは、同一の係数を使用する入力データ相互を先に加算し、その後にその加算結果と係数とを乗算することにより、乗算器の数を半減する構成とする。
【0014】即ち、請求項1記載の発明では、共通の入力データが与えられ、互いに直列に接続される複数の積和演算手段を備え、前記各積和演算手段は、前段に位置する積和演算手段の第1の出力を格納する第1のデータ保持手段と、前段に位置する積和演算手段の第2の出力を格納し、積和演算手段の第2の出力として次段に出力する第2のデータ保持手段と、前記第2のデータ保持手段の内容と前記入力データとを加算する第1の加算手段と、前記第1の加算手段の加算結果と係数とを乗算する乗算手段と、前記乗算手段の乗算結果と前記第1のデータ保持手段の格納データとを加算して、積和演算手段の第1の出力として次段に出力する第2の加算手段とを設ける構成としている。
【0015】
【作用】以上の構成により、請求項1記載の発明では、各積和演算手段では、入力データに対して、この入力データと同一の係数が使用される入力データが第2のデータ保持手段に格納され、この格納されたデータと入力データとが第1の加算器で加算された後、その加算結果と係数とが乗算される。
【0016】従って、各積和演算手段では、1個の乗算器を備えれば足りる。
【0017】
【実施例】以下、本発明の演算装置の対称型フィルターを実現する実施例について、図面を参照しながら説明する。
【0018】図1は本発明の実施例を示す演算装置のブロック図である。同図において、20…は積和演算装置であり、各々、第1の加算手段としての加算器22、第2の加算手段としての加算器21、乗算手段としての乗算器23、第1のデータ保持手段としてのデータ保持回路24、第2のデータ保持手段としてのデータ保持回路25、および係数レジスタ26を有する。本実施例では、3つの積和演算装置20…が直列に接続され、入力データ32がこれ等3つの積和演算装置20…の各加算器22に与えられる。
【0019】各積和演算装置20…において、加算器22は入力データ32とデータ保持回路25の出力31とを加算し、その加算結果を乗算器23に出力する。乗算器23は加算器22の加算結果と係数レジスタ26に保持されている係数とを掛け、その乗算結果を加算器21に出力する。加算器21は乗算器23の乗算結果とデータ保持回路24の内容を加算して出力する。データ保持回路25は、2個のラッチ27、28を直列に接続して構成される。ラッチ27およびラッチ28はクロック信号29に同期してデータを格納する。従って、データ保持回路25は今回値および前回値の2つのデータを保持し、入力されたデータは2クロック後に出力される。
【0020】また、33は乗算器、34は係数レジスタである。乗算器33の後に前記3つの積和演算装置20…が直列に接続される。入力データ32は3つの積和演算装置20の加算器22と共に乗算器33にも与えられる。各々の積和演算装置20…のデータ保持回路24の入力には、前段に位置する積和演算装置20の加算器21の出力が与えられ、データ保持回路25の入力には、前段に位置する積和演算装置20のデータ保持回路25の出力が与えられる。但し、最前段の積和演算装置20のデータ保持回路24の入力には、乗算器33の出力が与えられ、データ保持回路25の入力には入力データ32が与えられる。
【0021】以上のように構成された演算装置について、以下、その動作を説明する。尚、対称型フィルターとして、前記(式1)で係数a(1) =a(7) 、a(2) =a(6) 、a(3) =a(5) である場合を考える。
【0022】先ず、係数レジスタ34に保持されている値をa(4) 、第1番目、第2番目、第3番目の積和演算装置20の係数レジスタ26に保持している値を各々a(3) 、a(2) 及びa(1) とする。
【0023】時刻T以降、1クロック毎にデータd(T) 、d(T+1 )、d(T+2) …が入力データ32に与えられる。今、時刻Tから3クロック後において、入力データ32にはd(T+3) のデータが与えられ、第1番目の積和演算装置20のデータ保持回路25は2クロック前の入力データd(T+1) を出力している。乗算器33は入力データd(T+3) と係数レジスタ34の内容a(4) の乗算を行なう。
【0024】次のクロックで、第1番目の積和演算装置20のデータ保持回路24は乗算器31の結果、即ちa(4) *d(T+3) を格納し、データ保持回路25はd(T+2) を出力する。この時、入力データ32にはデータd(T+4) が与えられており、第1番目の積和演算器20の加算器22はd(T+4) とd(T+2) とを加算し、乗算器23は加算器22の加算結果と係数レジスタ26の係数a(3) とを乗算し、加算器21は乗算器23の乗算結果とデータ保持回路24の内容とを加算して、2番目の積和演算装置20のデータ保持回路24に出力する。
【0025】更に次のクロックでは、入力データ32にはd(T+5) が与えられ、第2番目の積和演算装置20のデータ保持回路25の出力はd(T+1) であり、加算器22はd(T+1) とd(T+5) とを加算し、乗算器23はこの加算結果と係数レジスタ24の係数a(2) とを掛け、この乗算結果を第1番目の積和演算装置20の加算結果と加算して、3番目の積和演算装置20に出力する。
【0026】前記と同様にして、3番目の積和演算装置20の加算器21の出力outは、(式3)で表されるデータを出力する。
【0027】
【式3】out=a(1) *{d(T) +d(T+6)}
+a(2) *{d(T+1)+d(T+5)}
+a(3) *{d(T+2)+d(T+4)}
+a(4) * d(T+3)このように、この実施例の演算装置は、対称型のフィルターを実現することができる。
【0028】従って、本実施例では、同じ構成の積和演算装置20…を直列に接続したものであるので、半導体集積回路として配置が容易であり、面積の削減および開発期間の短縮を図ることができると共に、積和演算装置20…の追加および削減が容易である。更に、1クロック内に1つの乗算と1つの加算を処理すればよいので、動作周波数を高くして処理能力を上げることができる。
【0029】しかも、7つの入力データに各々係数を掛けてその各乗算結果を加算する演算装置であっても、乗算器23…を4個備えれば足りるので、従来のように入力データの数に等しい7個の乗算器を備える場合に比して、乗算器を3個低減することができる。
【0030】尚、本実施例では、3つの積和演算装置20…と1個の乗算器33とを用いて、7つの入力データに対する演算を実現したが、積和演算装置20…を4個、5個…と増やせば、各々9個、11個…の入力データに対する演算が実現できるのは勿論である。
【0031】また、演算する入力データの数が偶数の場合には、乗算器33および係数レジスタ34を設けず、第1番目の積和演算装置20のデータ保持回路24に対し、乗算器33の結果の代わりに0を与え、第1番目の積和演算装置20のデータ保持回路25の中のラッチを1個にすることにより、前記実施例と同様の演算を実現できる。
【0032】更に、各積和演算装置20…の加算器21…を桁上げ保存加算器に置き換えて、部分和と部分桁上げと乗算器23の乗算結果とを加算すると共に、最終段の桁上げ保存加算器の2つの出力、即ち部分和と部分桁上げとを加算する加算器を別途設けてもよい。この場合には、桁上げの伝播がないので、演算速度が速く、また回路規模を極めて小さくできる効果を奏する。
【0033】加えて、係数が2、4、8等の2のべき乗の場合には、各乗算器23…をシフタで構成してもよい。
【0034】また、各乗算器23…を、その乗算結果を保持する記憶装置を有するもので構成してもよい。
【0035】更に、本実施例では、各乗算の係数を各係数レジスタ26…に保持したが、係数レジスタを持たずに演算装置の外部から信号線を介して乗算器に与えたり、又は乗算器を、特定の係数を掛ける乗算器で構成してもよい。
【0036】加えて、本実施例では、1クロックで各積和演算装置20…内の加算と乗算との両処理を行ったが、各積和演算装置20…内の適当な箇所にラッチを設けて、パイプライン処理を行なえば、1クロックの処理量を少なくでき、クロック周波数を高くすることができる。
【0037】また、各加算器21…に適当なリミッター機能を設けて、結果の値が設定範囲外になった場合に、適当な値に置き換えて出力するように構成してもよい。
【0038】
【発明の効果】以上説明したように、本発明の演算装置によれば、共通の入力データが与えられ、互いに直列に接続される複数の積和演算手段を設け、前記各積和演算手段を、前段に位置する積和演算手段の第1の出力を格納する第1のデータ保持手段と、前段に位置する積和演算手段の第2の出力を格納し、積和演算手段の第2の出力として次段に出力する第2のデータ保持手段と、前記第2のデータ保持手段の内容と前記入力データとを加算する第1の加算手段と、前記第1の加算手段の加算結果と係数とを乗算する乗算手段と、前記乗算手段の乗算結果と前記第1のデータ保持手段の格納データとを加算して、積和演算手段の第1の出力として次段に出力する第2の加算手段とにより構成して、同一の係数を使用する入力データ同志を加算した後に係数を掛けたので、入力データの個数よりも少ない乗算器を使用しつつ、規則的な構成であって半導体集積回路として配置が容易で、しかも拡張性が高く、高速処理を行なうことができる演算装置を提供できる。




 

 


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