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発明の名称 パイプライン演算器
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−73160
公開日 平成7年(1995)3月17日
出願番号 特願平5−220970
出願日 平成5年(1993)9月6日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 瀬藤 幸児 / 久保田 正 / 中井 誠治 / 西尾 歳朗 / 鈴木 秀和
要約 目的
パイプラインを使った演算を時分割多重処理することにより、演算器の数を減らし、回路規模を縮小する。

構成
期間T毎に標本化された有限長の入力系列をN倍速変換器110に入力し入力系列のN倍でN回読み出す。この読み出された信号系列は、1回目、遅延素子120、乗算器130,131、加算器133からなるパイプライン演算部に入力され、この演算部出力を再度加算器133に帰還し、2回目の信号系列入力と合わせてパイプライン演算をする、以後、乗算器130,131で乗算される係数を変えながら同様に処理し、N回目に1/N倍速変換器111に出力する。この1/N倍速変換器111から元の入力系列と同じ標本化間隔Tで読み出すことによって、Nタップ分のパイプライン演算の働きを1タップで行なうことができ、演算器の回路規模が1/Nになる。
特許請求の範囲
【請求項1】標本化間隔Tの入力系列を上記Tとは異なる標本化間隔Rの信号系列に変換する第1の変換器と、前記第1の変換器の出力を遅延時間T/Nだけ遅延させる遅延器と、複数個の係数を有し、かつ前記係数を所定の時間間隔で切り替えて出力する第1および第2の係数出力器と、前記第1の変換器の出力系列に前記第1の係数出力器の出力係数を乗算する第1の乗算器と、前記遅延器の出力系列に前記第2の係数出力器の出力係数を乗算する第2の乗算器と、前記第1および第2の乗算器の出力の和に基づいた値を一時的に記憶するメモリと、前記第1および第2の乗算器の出力と前記メモリの出力とを加算する加算器と、前記加算器の出力系列を標本化間隔Sの信号系列に変換する第2の変換器とを具備したことを特徴とするパイプライン演算器。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、ディジタル信号処理分野のパイプライン演算器に関するものである。
【0002】
【従来の技術】パイプライン演算器は、ディジタルフィルタ(例えば、ビギナーズデジタルフィルタ、中村尚五、東京電機大学出版局、1989)や畳み込み符号器等に使用され、近年のディジタル信号処理技術の発達と共に非常に重要となっている。
【0003】以下に、従来のパイプライン演算器を使用したディジタルフィルタについて説明する。
【0004】図3はパイプライン演算器を使用したタップ数6で構成されるディジタルフィルタを示す構成図である。期間T毎にサンプルされて標本化された標本化系列信号x(i)は入力端子1から入力され、パイプラインを構成する直列に接続された遅延素子10〜14で各々遅延時間Tだけ遅延されて転送される。入力端子1からの入力および遅延素子10〜14の出力は乗算器20〜25に入力され、それぞれ係数C(0)〜C(5)を掛けて出力し、直列に接続された加算器30〜34に供給される。加算器34の出力は出力端子2からこのフィルタの出力として出力される。上記フィルタの出力をy(n)とすると、y(n)は、【0005】
【数1】

【0006】と表される。
【0007】
【発明が解決しようとする課題】しかしながら上記の従来の構成では、フィルタのタップ数を多くしようとすると多数の遅延素子が必要となり、パイプライン演算器の段数が増加し、それに応じて乗算器や加算器の回路規模が大きくなるという問題点があった。
【0008】そこで本発明は、時分割多重を用いて少ない段数で演算することにより、段数の多いパイプライン演算を実現できるように構成したパイプライン演算器を提供することを目的とする。
【0009】
【課題を解決するための手段】上記課題を解決するために本発明のパイプライン演算器は、標本化間隔Tの入力系列を上記Tとは異なる標本化間隔Rの信号系列に変換する第1の変換器と、前記第1の変換器の出力を遅延時間T/Nだけ遅延させる遅延器と、複数個の係数を有し、かつ前記係数を所定の時間間隔で切り替えて出力する第1および第2の係数出力器と、前記第1の変換器の出力系列に前記第1の係数出力器の出力係数を乗算する第1の乗算器と、前記遅延器の出力系列に前記第2の係数出力器の出力係数を乗算する第2の乗算器と、前記第1および第2の乗算器の出力の和に基づいた値を一時的に記憶するメモリと、前記第1および第2の乗算器の出力と前記メモリの出力とを加算する加算器と、前記加算器の出力系列を標本化間隔Sの信号系列に変換する第2の変換器とを具備したものである。
【0010】
【作用】標本化期間T毎に有限長の入力系列を第1の変換器に入力し、異なる標本化間隔Rで読み出す。この読み出された信号系列は遅延器でT/Nだけ遅延される。第1および第2の係数出力器から出力される係数を所定時間毎に切り替えて、第1の変換器の出力は第1の係数出力器の出力と第1の乗算器で、そして遅延器の出力は第2の係数出力器の出力と第2の乗算器で乗算される。この第1および第2の乗算器の出力は加算器にて加算され、メモリに記憶される。このメモリに記憶された値を再び加算器で第1および第2の乗算器の出力と加算する。この演算を繰り返し、繰り返し演算された結果を第2の変換器で標本化間隔Sの信号系列で読み出して出力する。
【0011】
【実施例】以下、本発明の実施例について、図面を参照しながら説明する。
【0012】図1は本発明のパイプライン演算器の一実施例のブロック図である。この例は見掛けのタップ数K=2、多重度N=3のディジタルフィルタであり、2タップ分の演算を3回繰り返すことにより、実質的に6タップのフィルタリングを行なうものである。
【0013】図1において、101は入力端子、110はN倍速変換器、111は1/N倍速変換器、120は遅延素子、141と140は係数セレクタ、131と130は乗算器、133は加算器、150はセレクタ、160はFIFO(First-in First-out)メモリである。
【0014】周期Tの入力系列は入力端子101からN倍速変換器110に入力される。N倍速変換器110は例えばラインメモリを用いてクロックCLK1(周期 T)で書き込み、クロックCLK3(周期 T/3)で読み出すことでN倍速変換(この場合は3倍速変換)を行なう。N倍速変換器110の出力は遅延素子120に入力される。遅延素子120の入力および出力はそれぞれ、乗算器131と130に入力される。係数セレクタ141はクロックCLK2(周期 8T/3)で係数C1,C3,C5を切り替え、係数セレクタ140はクロックCLK2で係数C0,C2,C4を切替えて乗算器131と130に供給する。乗算器131と130の出力は加算器133で、セレクタ150の出力と共に加算される。セレクタ150はクロックCLK2で値0とFIFOメモリ160の出力とを切替えて出力する。加算器133の出力は1/N倍速変換器111およびFIFOメモリ160に入力される。1/N倍速変換器111の出力は出力端子102から出力される。1/N倍速変換器111はクロックCLK3で書き込み、クロックCLK1で読み出すことにより1/N倍速変換(この場合は1/3倍速変換)を行なう。
【0015】以上のように構成されたパイプライン演算器について、図2を用いてその動作を説明する。
【0016】図2に示されるように、ディジタルフィルタの3倍速変換器110と1/3倍速変換器111で使用するクロックCLK1は周期Tであり、セレクタ150,140,141で係数の切替えに使用するクロックCLK2は周期8T/3であり、3倍速変換器110と1/3倍速変換器111と遅延器120とFIFOメモリ160で使用するクロックCLK3は周期T/3である。
【0017】標本化間隔Tで個数L=8の入力系列x(i)(ただし、i=0,1,2,・・・,7)が入力端子101から3倍速変換器110に入力される。この3倍速変換器110から、入力の3倍の速さで同じ系列を期間8T/3にわたって3回読み出す。この系列は{x(0),x(1),x(2),・・,x(6),x(7),x(0),x(1),・・・,x(6),x(7),x(0),x(1),・・・,x(6),x(7)}となる。この系列が遅延時間T/3の遅延素子120に入力され、この遅延素子120の入力と出力は、期間8T/3毎に各々3種類の乗算係数が切り替わる乗算器131,130に入力され、セレクタ141,140の出力と乗算される。乗算器130の出力はc0・x(0), c0・x(1), c0・x(2),・・・, c0・x(6), c0・x(7), c2・x(0), c2・x(1), c2・x(2),・・・, c2・x(6), c2・x(7), c4・x(0), c4・x(1), c4・x(2),・・・, c4・x(6), c4・x(7)のようになり、乗算器131の出力は c1・x(0), c1・x(1), c1・x(2),・・・, c1・x(6), c1・x(7), c3・x(0), c3・x(1), c3・x(2),・・・, c3・x(6), c2・x(7), c5・x(0), c5・x(1), c5・x(2),・・・, c5・x(6), c5・x(7) となる。これらの乗算器130, 131の出力とセレクタ150の出力とを加算器133で加算する。加算器133の出力は、長さ(L+2)で期間T/3毎にシフトするFIFOメモリ160と1/3倍速変換器111に接続されている。FIFOメモリ160の出力は上記のセレクタ150に入力され、CLK2によって期間8Tのうち最初の期間8T/3の間は0を、残りの期間はFIFOメモリ160の出力を加算器133に出力する。期間8Tの最後の期間8T/3に加算器133の出力を1/3倍速変換器111に書き込み、期間T毎にCLK1で読み出すことでこのフィルタの出力Y(n)を得る。この出力Y(n)は、Y(0) = c0・x(0) + c1・x(1) + c2・x(2) + c3・x(3) + c4・x(4) + c5・x(5), Y(1) = c0・x(1) + c1・x(2) + c2・x(3) + c3・x(4) + c4・x(5) + c5・x(6), Y(2) = c0・x(2) + c1・x(3) + c2・x(4) + c3・x(5) + c4・x(6) + c5・x(7) となり、実質的に6タップのフィルタリングを実現する。
【0018】なお、本実施例では図面の簡単化のため入力系列の数が8、多重度が3で2タップ分の演算を3回繰り返すことにより、6タップのフィルタリングを行なう場合について説明したが、入力系列の数L、多重度Nおよび見掛けのタップ数Kをさらに増やした場合にも、入力と出力にN倍速変換器と1/N倍速変換器、遅延時間T/Nの遅延素子、FIFOメモリの長さを(L+K)とすることで実現できる。
【0019】
【発明の効果】以上説明したように、本発明のパイプライン演算器は、第1の変換器と第2の変換器を用いて、入力信号系列の標本化間隔より短い間隔の信号系列で時分割多重処理してパイプライン演算を行なうことにより、1タップで実質的に複数タップ分のパイプライン演算の働きを実現することができ、これにより演算器の回路規模を抑えることができる。




 

 


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