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発明の名称 画像メモリ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−73100
公開日 平成7年(1995)3月17日
出願番号 特願平5−221334
出願日 平成5年(1993)9月6日
代理人 【弁理士】
【氏名又は名称】前田 弘 (外2名)
発明者 隅田 圭三
要約 目的
コンピュータにおける描画、ディジタル自然画像のデータ圧縮などに用いられる画像メモリにおいて、画像上の任意の位置の比較的小さい矩形領域に対して順次高速にアクセスできる画像メモリを容易な構成で提供する。

構成
カラムアドレスのみを変更してアクセスしているページサイクル中に、ロウアドレスの変更の要求を受け取ると、加減算器34は、連続した新しいロウアドレスを加減算器34により内部で発生する。内部で発生した新しいロウアドレスにより、ページサイクル中に選択されていたメモリセルアレイとは異なる他のメモリセルアレイが活性化されて、データの読み出し又は書き込みが行われる。アクセスの終了したメモリセルアレイは非活性化される。新しいロウアドレスは内部レジスタ33に保持される。従って、順次変更していくロウアドレスに対して、高速にアクセスできる。
特許請求の範囲
【請求項1】 複数個のメモリセルアレイと、前記メモリセルアレイの任意の行を選択するロウアドレスに1を加算又は減算する加減算器と、前記ロウアドレスを記憶する記憶手段と、前記与えられたロウアドレスと前記加減算器の出力との何れか一方を選択する選択手段と、ロウアドレスの変更を伝えるロウアドレス変更伝達手段と、ロウアドレスの変更方向を伝えるロウアドレス変更方向伝達手段と、前記選択手段の出力の一部を用いて前記複数個のメモリセルアレイから1つのメモリセルアレイを選択し、前記選択手段の出力の残りを用いて前記選択されたメモリセルアレイの行を選択し、カラムアドレスに基いて前記選択されたメモリセルアレイの列を選択する行列選択手段とを備え、データの読み出し及び書き込みを行なうことを特徴とする画像メモリ。
【請求項2】 少なくとも4個のメモリセルアレイと、ロウアドレスの変化量を記憶する変化量記憶手段と、与えられたロウアドレスに前記変化量記憶手段の変化量を加算する加算器と、前記与えられたロウアドレスと前記加算器の出力との何れか一方を選択する選択手段と、ロウアドレスの変更を伝えるロウアドレス変更伝達手段と、前記選択手段の出力の一部を用いて前記複数個のメモリセルアレイから1つのメモリセルアレイを選択し、前記選択手段の出力の残りを用いて前記選択されたメモリセルアレイの行を選択し、カラムアドレスに基いて前記選択されたメモリセルアレイの列を選択する行列選択手段とを備え、データの読み出し及び書き込みを行なうことを特徴とする画像メモリ。
【請求項3】 行列選択手段は、選択されたメモリセルアレイの列をカラムアドレスに基いて選択すると同時に、ロウアドレス変更伝達手段の出力に基いて、前記選択されたメモリセルアレイとは異なる他のメモリセルアレイを選択すると共にこの新たに選択されたメモリセルアレイの行を選択することを特徴とする請求項1又は請求項2記載の画像メモリ。
【請求項4】 変化量記憶手段は複数備えられ、この複数の変化量記憶手段の何れか1つを選択する選択手段を備え、前記選択手段により選択された変化量記憶手段に記憶される変化量が加算器に出力されることを特徴とする請求項2記載の画像メモリ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、ディジタル画像を演算のために一時蓄積又は演算結果の出力を一時蓄積する画像メモリに関する。
【0002】
【従来の技術】近年コンピュータのマルチメディア化やテレビシステムのディジタル化に伴い、高画質のディジタル自然画像を高速に伝送し、多量に蓄積できるシステムの要求が高まっている。ディジタル画像の高速な演算処理を行なうために、高速高機能な処理装置と共に、画像データを一時蓄える画像メモリにも高速性が要求されている。
【0003】以下に従来の画像メモリに使用されるダイナミック半導体メモリ(以後DRAMと略す)について説明する。
【0004】図2は従来のDRAMの該略図を示すものである。図2において、1はローデコーダである。2はカラムデコーダである。3はメモリセルアレイである。4はセンスアンプである。ローデコーダ1、カラムデコーダ2、メモリセルアレイ3及びセンスアンプ4により1つのブロックを構成する。この従来例では2つのブロックA10、ブロックB11が構成され、ロウアドレスの最下位ビットが“0”であればブロックA10が選択され、“1”であればブロックB11が選択される。20は外部より与えられるアドレス信号である。21は外部とのデータ信号である。22は外部より与えられる制御信号である。5はアドレスコントローラであって、外部から与えられたアドレス信号20をラッチし、ロウアドレス信号23、カラムアドレス信号24を出力する。6は入出力バッファであって、読み出し時には該当するブロックからの内部データ信号25のデータをデータ信号21に出力し、書き込み時はデータ信号21のデータをラッチし、該当するブロックのデータを変更する。7はクロックジェネレータであって、制御信号22より各ブロックA10、B11に必要なタイミング信号を生成する。
【0005】図3は前記アドレスコントローラ5のブロック図である。30はリフレッシュカウンタであって、リフレッシュ時のロウアドレスを出力する。31はロウアドレスラッチである。32はカラムアドレスレジスタであって、カラムアドレス信号24を出力する。50はマルチプレクサであって、ロウアドレス信号23を選択する。
【0006】以上のように構成されたDRAMについて、以下、その動作を説明する。図4は前記従来例の読み出し時のタイミングチャートである。RASはローアドレスストローブ(以後RASと略す)、CASはカラムアドレスストローブ(以後CASと略す)であって、制御信号22としてクロックジェネレータ7に入力される。
【0007】以下、ロウアドレス“0”カラムアドレス“0”と、ロウアドレス“0”カラムアドレス“1”とに対する読み出しサイクルについて説明する。
【0008】クロックジェネレータ7はRASの立ち下がりエッジを検出し、これによりロウアドレスラッチ31はアドレス信号20の“0”をラッチし、ロウアドレス信号23を出力する。各ブロックのロウデコーダ1はロウアドレス信号23により指定の行を選択又は動作しないことを決定する。この従来例ではロウアドレスの最下位ビットが“0”であるため、ブロックA10が選択される。ブロックA10においてデコード終了後ワード線を活性化し、メモリセルアレイ3の指定された行データをセンスアンプ4に取り込む。
【0009】次に、クロックジェネレータ7はCASの立ち下がりエッジを検出して、カラムアドレスレジスタ32に“0”をラッチする。このレジスタ32からのカラムアドレス信号24に基いてカラムデコーダ2は前記センスアンプ4に取り込まれた行データのうち、対応する列のデータを内部データ信号26に出力する。入出力バッファ6は、ロウアドレス信号20に基いてブロックA10のカラムデコーダ2からの内部データ信号25を選択し、データ信号21に出力する。
【0010】更に、クロックジェネレータ7はCASの立ち下がりエッジを検出して、カラムアドレスレジスタ32に新しいカラムアドレス“1”をラッチする。その後は前記と同様に、カラムアドレス信号24に基いてブロックA10のカラムデコーダ2によりセンスアンプ4から対応する列のデータが内部データ信号25に出力される。入出力バッファ6は、その内部データ信号25をデータ信号21に出力する。
【0011】最後に、クロックジェネレータ7はRASの立ち上がりを検出し、ブロックA10においてローデコーダ1のワード線を非活性にしてセンスアンプ4とメモリセルアレイ3とを分離した後、センスアンプ4をプリチャージして、サイクルを終了する。
【0012】
【発明が解決しようとする課題】ところで、画像データの処理は画像の2次元空間的依存性に着目して演算処理される場合が非常に多い。例えばコンピュータにおける描画、ディジタル自然画像のデータ圧縮などである。前記のアプリケーションでは、画像メモリに対して任意の位置を起点とした比較的小さい矩形領域に対して順次連続してアクセスする頻度が非常に高い。
【0013】しかしながら、前記従来例の構成のDRAMを画像メモリとして使用した場合、任意の位置の矩形領域に対して、同一ロウアドレスにアドレスを割り振ることは不可能であるため、外部回路でロウアドレスが変更する場合の例外処理を行う回路の追加が必要となり、構成が複雑になる。
【0014】更に、前記従来例では、ロウアドレスを変更せずカラムアドレスのみを変更する場合のアクセスは比較的高速に行うことができる(以後、ロウアドレスを変更することなくカラムアドレスのみ変更してアクセスすることをページアクセスという)が、ロウアドレスを変更する位置の矩形領域が指定された場合には、ページアクセスに比べてアクセスに長時間を要する。即ち、同一のローデコーダのワード線を非活性にしてセンスアンプとメモリセルアレイとを分離する時間、その後にセンスアンプをプリチャージする時間、及び新たに新しいロウアドレスを入力し該当する行アドレスのデータをセンスアンプにラッチする時間が必要となり、画像処理システムの性能が低下する。
【0015】特に、動画像をリアルタイムで処理する場合、ロウアドレスが変更することを前提でシステムを設計する必要があるため、システムクロックを動画像のクロックより上げたり、又はDRAMの使用をせず、高価だがより高速なスタテッイクメモリを採用する必要があった。
【0016】本発明は斯かる点に鑑みてなされたものであり、その目的は、任意の位置の比較的小さい矩形領域に対して順次高速にアクセスできる画像メモリを容易な構成で提供する点にある。
【0017】
【課題を解決するための手段】この目的を達成するため、本発明では、複数個のメモリセルアレイを用い、所定のメモリセルアレイの選択時にロウアドレスの変更の要求があれば、自ら内部でロウアドレスを作成し且つ記憶し、この自ら作成したロウアドレスに基いて前記選択されているメモリセルアレイとは異なる他のメモリセルアレイを選択する構成として、センスアンプとメモリセルアレイとの分離時間や、センスアンプのプリチャージ時間等を不要にして、DRAMを使用しつつ、簡易な構成でもって高速な画像処理を可能にすることとする。
【0018】つまり、請求項1記載の発明の具体的な構成は、複数個のメモリセルアレイと、前記メモリセルアレイの任意の行を選択するロウアドレスに1を加算又は減算する加減算器と、前記ロウアドレスを記憶する記憶手段と、前記与えられたロウアドレスと前記加減算器の出力との何れか一方を選択する選択手段と、ロウアドレスの変更を伝えるロウアドレス変更伝達手段と、ロウアドレスの変更方向を伝えるロウアドレス変更方向伝達手段と、前記選択手段の出力の一部を用いて前記複数個のメモリセルアレイから1つのメモリセルアレイを選択し、前記選択手段の出力の残りを用いて前記選択されたメモリセルアレイの行を選択し、カラムアドレスに基いて前記選択されたメモリセルアレイの列を選択する行列選択手段とを設け、データの読み出し及び書き込みを行なう構成である。
【0019】更に、請求項2記載の発明の具体的な構成は、少なくとも4個のメモリセルアレイと、ロウアドレスの変化量を記憶する変化量記憶手段と、与えられたロウアドレスに前記変化量記憶手段の変化量を加算する加算器と、前記与えられたロウアドレスと前記加算器の出力との何れか一方を選択する選択手段と、ロウアドレスの変更を伝えるロウアドレス変更伝達手段と、前記選択手段の出力の一部を用いて前記複数個のメモリセルアレイから1つのメモリセルアレイを選択し、前記選択手段の出力の残りを用いて前記選択されたメモリセルアレイの行を選択し、カラムアドレスに基いて前記選択されたメモリセルアレイの列を選択する行列選択手段とを設け、データの読み出し及び書き込みを行なう構成である。
【0020】
【作用】この構成により、請求項1記載の発明では、ページサイクル中にロウアドレスの変更を受け取ると、加減算器により連続した新しいロウアドレスが内部で発生し、この発生した新しいロウアドレスに基いて前記ページサイクル中に選択されているメモリセルアレイとは異なる他のメモリセルアレイが選択されて活性化されるので、従来のように選択中のメモリセルアレイをセンスアンプと分離し、その後にセンスアンプをプリチャージし、更に新たなロウアドレスを入力して該当する行アドレスのデータをセンスアンプにラッチする必要が無くて、これ等を行う時間が不要となる。従って、順次変更して行くロウアドレスに対して、高速にアクセスでき、画像処理システムの性能が向上する。
【0021】更に、請求項2記載の発明では、内部にロウアドレスの変化量を記憶しておくので、同一ロウアドレスでアクセスできる領域を画像の矩形領域として、この矩形領域にアドレッシングすることができ、従って同一ロウアドレスでアクセスできる確率が高くなり、矩形領域のアクセス中にセンスアンプを活性化する回数が低くなって、消費電力の低減が図られる。
【0022】
【実施例】
(実施例1)以下、本発明の第1の実施例について図面を参照しながら説明する。
【0023】図1は本発明の第1の実施例を示す画像メモリのアドレスコントローラ5のブロック図である。
【0024】同図において、30はリフレッシュカウンタであって、リフレッシュ時のロウアドレスを出力する。31はロウアドレスラッチ、32はカラムアドレスレジスタであってカラムアドレス信号24を出力する。35は選択手段としてのマルチプレクサであって、ロウアドレス信号23を出力する。33は記憶手段としてのレジスタであって、前記マルチプレクサ35の出力、即ち与えられたロウアドレスを記憶する。34は加減算器であって、前記レジスタ33に記憶したロウアドレスに1を加算又は減算する。前記マルチプレクサ35は、ロウアドレスラッチ31の出力と加減算器34の出力との何れか一方を選択する。
【0025】尚、本実施例での画像メモリのブロック図は、前記従来例を示す図2と同一の構成であるので、その詳細な説明を省略するが、同図のブロックA10及びブロックB11の各ローデコーダ1、1並びにカラムデコーダ2、2により、メモリセルアレイ3の行及び列を選択する行列選択手段8を構成して、データの読み出し及び書き込みを行う構成である。
【0026】以上のように構成された画像メモリについて、以下、その動作を説明する。図5は本発明の第1の実施例の読み出し時のタイミングチャートである。同図において、RCはロウアドレスチェンジ信号であって、次のサイクルからロウアドレスに1を加算又は減算したアドレスに対してアクセスする場合にアサートされる外部信号(以後RCと略す)であり、ロウアドレス変更伝達手段として機能する。前記RCもRAS,CASと同様に制御信号22としてクロックジェネレータ7に入力される。本説明では簡単化のため、ロウアドレス“0”カラムアドレス“1”、ロウアドレス“1”カラムアドレス“0”、ロウアドレス“1”カラムアドレス“1”、ロウアドレス”2”カラムアドレス“0”と順次アクセスしている場合を説明する。
【0027】クロックジェネレータ7はRASの立ち下がりエッジを検出し、これによりロウアドレスラッチ31はアドレス信号20の“0”をラッチし、マルチプレクサ35がロウアドレスラッチ31の出力を選択して、ロウアドレス信号23に“0”を出力する。また、レジスタ33にはロウアドレスの“0”が記憶される。ブロックA10のロウデコーダ1は、ロウアドレス信号20の最下位ビットが“0”であるので指定の行を選択し、ブロックB11のロウデコーダは動作しない。ブロックA10では、デコード終了後、ワード線を活性化し、メモリセルアレイ3の指定された行データをセンスアンプ4に取り込む。
【0028】次に、クロックジェネレータ7はCASの立ち下がりエッジを検出し、アドレス信号20の“1”をカラムアドレスレジスタ32にラッチする。このカラムアドレス信号24に基いてカラムデコーダ2はセンスアンプ4から対応する列のデータを内部データ信号25に出力する。
【0029】前記列データの出力と同時に、RCがアサートされたのを検出し、加減算器34は図示しないロウアドレス変更方向伝達手段に基いて“1”を加算して、新たなロウアドレスとして“1”を生成し、且つマルチプレクサ35により新たなロウアドレスをロウアドレス信号32に出力する。その後、レジスタ33に新しいロウアドレス“1”をラッチする。ロウアドレスの最下位ビットが“1”なので、本実施例ではブロックB11が選択される。このブロックB11において、新たなロウアドレス“1”に対してデコード終了後、ワード線を活性化し、メモリセルアレイ3の指定された行データをセンスアンプ4に取り込む。
【0030】入出力バッファ6は、アドレス信号20に基いてブロックA10の内部データ信号25を選択し、この内部データ信号25をデータ信号21に出力する。
【0031】更に、クロックジェネレータ7はCASの立ち上がりエッジを検出し、ブロックA10のローデコーダ1のワード線を非活性にしてセンスアンプ4とメモリセルアレイ3とを分離した後、センスアンプ4をプリチャージして、次に選択されるサイクルのために初期状態に戻す。
【0032】続いて、CASの立ち下がりエッジを検出して、クロックジェネレータ7はカラムアドレスレジスタ32に新しいカラムアドレス“0”をラッチする。新たに選択されたブロックB11でカラムアドレス信号24に基いてカラムデコーダ2は、センスアンプ4に取り込まれた行データのうち該当する列のデータを内部データ信号25に出力する。入出力バッファ6は、そのブロックB11の内部データ信号25をデータ信号21に出力する。
【0033】同様に、次のCASの立ち下がりエッジを検出して、クロックジェネレータ7はカラムアドレスレジスタ32に新しいカラムアドレス“1”をラッチする。ブロックB11では、カラムアドレス信号24に基いてカラムデコーダ2はセンスアンプ4より該当する列のデータを内部データ信号25に出力する。入出力バッファ6は、その内部データ信号25をデータ信号21に出力する。
【0034】前記列のデータの出力と同時に、RCがアサートされたのを検出し、加減算器34はレジスタ33の現在ロウアドレスに1を加算して新たなロウアドレスとして“2”を生成し、且つこの新たなロウアドレスをマルチプレクサ35によりロウアドレス信号23に出力する。従って、ブロックA10が再度選択され、このブロックA10において、新たなロウアドレスに対してデコード終了後、ワード線を活性化し、ブロックA10のメモリセルアレイ3の指定された行データをセンスアンプ4に取り込む。
【0035】入出力バッファ6は、アドレス信号20に基いてブロックB11の前記内部データ信号25を選択し、これをデータ信号21に出力する。
【0036】更に、クロックジェネレータ7はCASの立ち上がりエッジを検出して、ブロックB11のローデコーダ1のワード線を非活性にしてセンスアンプ4とメモリセルアレイ3とを分離した後、センスアンプ4をプリチャージして、次に選択されるサイクルのために初期状態に戻す。
【0037】続いて、CASの立ち下がりエッジを検出して、クロックジェネレータ7はカラムアドレスレジスタ32に新しいカラムアドレス“0”をラッチする。新たに選択されたブロックA10では、カラムアドレス信号24に基いてカラムデコーダ2はセンスアンプ4から該当する列のデータを内部データ信号25に出力する。入出力バッファ6は、ブロックA10の内部データ信号25をデータ信号21に出力し、その後、ロウアドレス信号20に基いてブロックB11の内部データ信号25を選択し、これをデータ信号21に出力する。
【0038】最後に、クロックジェネレータ7はRASの立ち上がりを検出して、ブロックA10においてローデコーダ1のワード線を非活性にしてセンスアンプ4とメモリセルアレイ3とを分離した後、センスアンプ4をプリチャージして、サイクルを終了する。
【0039】したがって、本実施例においては、ページアクセス中にロウアドレスの変更の要求があると、選択中の例えばブロックA10のメモリセルアレイ3とは異なる他のブロックB11のメモリセルアレイ3を選択し、活性化して、データを読み出すので、従来のように選択中のメモリセルアレイ3をセンスアンプ4と分離し、その後にその分離したセンスアンプ4をプリチャージし、更に新たなロウアドレスを入力して選択中のメモリセルアレイ3の該当する行アドレスのデータをセンスアンプ4にラッチする必要が無く、これ等を行う時間を不要にして、高速なアクセスが可能になる。
【0040】しかも、ページアクセス時に、センスアンプ4に取込まれた行データの中から、カラムアドレス信号24に対応する列のデータをデータ信号21に出力している状態において、選択中の例えばブロックA10のメモリセルアレイ3とは異なる他のブロックB11のメモリセルアレイ3を選択して、新たなロウアドレスに対応する行データをセンスアンプ4に取込むので、その分、より一層に高速なアクセスが可能である。
【0041】本発明の前記第1の実施例の画像メモリを用い、画像データの一方の次元(例えば横方向)にカラムアドレスを順次割り当て、他方の次元(例えば縦方向)にロウアドレスを順次割り当てれば、任意の矩形領域に対して連続してアクセスすることが可能である。
【0042】(実施例2)次に、本発明の第2の実施例について図面を参照しながら説明する。図6は本発明の第2の実施例を示す画像メモリのアドレスコントローラのブロック図である。尚、図6に示す本実施例は図1に示した第1の実施例と同様の構成であるので、同一構成部分には同一番号を付してその詳細な説明を省略する。
【0043】同図において、40はロウアドレスの変化量を記憶する第1の変化量記憶手段としての第1のレジスタであって、サイクル前に“1”が記憶される。また、41はロウアドレスの変化量を記憶する第2の変化量記憶手段としての第2のレジスタであって、“A”が記憶される。42は選択手段としてのマルチプレクサであって、前記第1のレジスタ40の出力と第2のレジスタ41の出力との何れか一方を選択する。36は加算器であって、ロウアドレスラッチ31の出力と前記マルチプレクサ42の出力とを加算する。
【0044】図7は、本発明の第2の実施例での画像メモリのブロック図である。本実施例では、4つのブロックA10、B11、C12及びD13が備えられ、ロウアドレスの下位2ビットが“0”のときブロックA10が、下位2ビットが“1”のときブロックB11が、下位2ビットが“2”のときブロックC12が、下位2ビットが“3”のときブロックD13が選択される。尚、図7に示すブロック図は、前記従来例で説明した図2と同じ構成であるので、同一構成部分には同一番号を付して、その詳細な説明を省略する。
【0045】次に、以上のように構成されたDRAMについて以下その動作を説明する。図8は本発明の第2の実施例の読み出し時のタイミングチャートである。尚、説明では簡単化のため、ロウアドレス“0”カラムアドレス“1”、ロウアドレス“1”カラムアドレス“0”、ロウアドレス“1”カラムアドレス“1”、ロウアドレス”A”カラムアドレス“0”と順次アクセスしている場合について説明する。
【0046】クロックジェネレータ7はRASの立ち下がりエッジを検出し、これによりロウアドレスラッチ31はアドレス信号20の“0”をラッチし、前記マルチプレクサ35はロウアドレスラッチ31の出力を選択し、ロウアドレス信号23に“0”を出力する。ロウアドレス信号23の下位2ビットが“0”であるので、ブロックA10のロウデコーダ1はロウアドレス信号23により指定の行を選択し、ブロックB11、ブロックC12及びブロックD13のロウデコーダ1は動作しない。ブロックA10では、デコード終了後、ワード線を活性化し、ブロックA10のメモリセルアレイ3の指定された行データをセンスアンプ4に取り込む。
【0047】次に、クロックジェネレータ7はCASの立ち下がりエッジを検出して、カラムアドレスレジスタ32に“1”をラッチし、カラムアドレス信号24に出力する。このカラムアドレス信号24に基いてカラムデコーダ2は、センスアンプ4に取り込まれた行データのうち該当する列のデータを内部データ信号25に出力する。
【0048】同時に、RCがアサートされているので、マルチプレクサ42が第1のレジスタ40を選択し、加算器36は現在のロウアドレスに1を加算して新たなロウアドレスとして1を生成し、且つマルチプレクサ35により新たなロウアドレス“1”をロウアドレス信号23に出力する。これにより下位2ビットが“1”となるのでブロックB11が選択され、ブロックC12及びブロックD13のロウデコーダ1は動作しない。選択されたブロックB11では、新たなロウアドレスに対してデコード終了後、ワード線を活性化し、ブロックB11のメモリセルアレイ3の指定された行データをセンスアンプ4に取り込む。
【0049】入出力バッファ6は、アドレス信号20からブロックA10の内部データ信号25を選択し、これをデータ信号21に出力する。
【0050】続いて、次のCASの立ち下がりエッジを検出して、クロックジェネレータ7はカラムアドレスレジスタ32に新しいカラムアドレス“0”をラッチする。新たに選択されたブロックB11では、このカラムアドレス信号24に基いてカラムデコーダ2がセンスアンプ4よりカラムアドレス信号24に該当する列のデータを内部データ信号25に出力する。入出力バッファ6は、ブロックB11のこの内部データ信号25をデータ信号21に出力する。
【0051】その後、次のCASの立ち下がりエッジを検出して、クロックジェネレータ7はカラムアドレスレジスタ32に“1”をラッチし、これをカラムアドレス信号24に出力する。このカラムアドレス信号24に基いてブロックB11ではカラムデコーダ2がセンスアンプ4から該当する列のデータを内部データ信号25に出力する。
【0052】同時に、RCがアサートされ、これによりマルチプレクサ42が第2のレジスタ41を選択し、加算器36は現在のロウアドレスに“A”を加算して新たなロウアドレスとして”A”を生成し、且つマルチプレクサ35により新たなロウアドレス”A”をロウアドレス信号32に出力する。新たなロウアドレス”A”は最下位ビット2ビットが“2”であるので、ブロックC12が選択される。選択されたブロックC12において、新たなロウアドレスに対してデコード終了後、ワード線を活性化し、ブロックC12のメモリセルアレイ3の指定された行データをセンスアンプ4に取り込む。
【0053】入出力バッファ6は、アドレス信号20に基いてブロックB11の内部データ信号25を選択し、これをデータ信号21に出力する。
【0054】そして、次のCASの立ち下がりエッジを検出して、クロックジェネレータ7はカラムアドレスレジスタ32に新しいカラムアドレス“0”をラッチする。新たに選択されたブロックC12では、カラムアドレス信号24に基いてカラムデコーダ2はセンスアンプ4より該当する列のデータを内部データ信号25に出力する。
【0055】入出力バッファ6は、アドレス信号20からブロックC12の内部データ信号25を選択し、これをデータ信号21に出力する。
【0056】最後に、クロックジェネレータ7はRASの立ち上がりを検出し、各ブロックA10、B11、C12及びD13においてローデコーダ1のワード線を非活性にしてセンスアンプ4とメモリセルアレイ3とを分離した後、センスアンプ4をプリチャージして、サイクルを終了する。
【0057】以上説明した本発明の前記第2の実施例の画像メモリを用いて、同一ロウアドレスで指定される領域を画像データの矩形領域に割り当て、更にロウアドレスの下位2ビットが互いに画像上で隣接しないように前記矩形領域を割り振る。例えば画像データが640画素x480画素で同一アドレスで指定されるサイズが1024画素の場合について、例えば、32画素x32画素の矩形領域を同一ロウアドレスに割り当て、32画素x32画素の矩形領域によって640画素X480画素の画像データを20矩形領域x15矩形領域に分割する。そして、ロウアドレスの下位2ビットが互いに画像上で隣接しないように前記矩形領域を割り振るために22矩形領域x15矩形領域とし左上から順次右方向にロウアドレスを割り振り右端にきたら下方向に移動し、更に左端へ移動して繰り返すようにロウアドレスを割り振る。例えば画像の左上の64画素x64画素の矩形領域は、ロウアドレス“0”、“1”、”16”及び”17”で割り振ることとする。
【0058】このように、本発明の第2の実施例によれば、同一ロウアドレスで指定されるの矩形領域のサイズ以下の矩形領域のアクセスであれば、前記第1の実施例と同様に高速にアクセスができる。また、矩形領域のアクセス中にセンスアンプ4が活性化される回数の低下が図れるので、低消費電力化も図れる。
【0059】更に、本実施例では、矩形領域の縦及び横を、第1及び第2のレジスタ40、41に記憶する値“1”、“A”により設定できるので、この記憶する値の適宜な変更により、矩形領域の縦及び横を任意に変更できる。
【0060】尚、以上の説明では、メモリセルアレイ3からのデータの読み出しについて説明したが、データの書き込みについても、メモリセルアレイ3の行及び列の指定は同様であるので、その説明を省略する。
【0061】
【発明の効果】以上説明したように、請求項1記載の発明によれば、複数個のメモリブロックに分割し、ページサイクル中にロウアドレスの変更を受け取ると、連続した新しいロウアドレスを内部で発生して、選択中のメモリセルアレイとは異なる他のメモリセルアレイを活性化すると共に、新しいロウアドレスを内部に保持したので、選択中のメモリセルアレイとセンスアンプとの分離時間、分離したセンスアンプのプリチャージ時間、及び新たなロウアドレスの入力により該当する列アドレスのデータをセンスアンプにラッチする時間を無くして、順次変更して行くロウアドレスに対して高速にアクセスできる効果を奏する。
【0062】また、請求項2記載の発明によれば、内部でロウアドレスの変化量を記憶したので、同一ロウアドレスでアクセスできる領域を画像に対して矩形領域として、この矩形領域に対しアドレッシングすることができ、同一ロウアドレスでアクセスできる確率を高くして前記請求項1記載の発明のの高速アクセス化と共に、センスアンプの活性化回数を少くして、消費電力の低減を図ることができる。
【0063】更に、請求項3記載の発明によれば、ページアクセス中に他のメモリセルアレイを選択して、行データを予め取込むことができるので、アクセスのより一層の高速化を図ることができる。
【0064】加えて、請求項4記載の発明によれば、同一ロウアドレスでアクセスできる矩形領域を複数個のアドレスを使用して任意に設定できる効果を奏する。




 

 


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