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発明の名称 非同期的データ送受信システム
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−50660
公開日 平成7年(1995)2月21日
出願番号 特願平6−62945
出願日 平成6年(1994)3月31日
代理人 【弁理士】
【氏名又は名称】東島 隆治 (外1名)
発明者 リー シヤオヤン
要約 目的
到来データパケットの最初のビットを検知するやいなや、受信機を瞬間的に同期させ得るデータ送信及び回復システムを提供する。

構成
瞬間的な同期のため、受信機はデータ生成又は送信レートよりもはるかに高い周波数を有する高周波数タイミングベースを装備している。この受信機クロックは、到来データパケットの最初の変化を探知すれば、瞬間的に同期する。
特許請求の範囲
【請求項1】 第1のデータ周波数で生成され、第1の送信周波数で送信されるデータパケットを受信する受信機であって、前記受信機で少なくとも1つのクロッキング周波数を与えるクロッキング手段と、伝送データ受信用手段と、受信された伝送データがデータパケットであることを確認する手段と、前記の少なくとも1つのクロッキング周波数で前記の確認されたデータパケットを処理する手段と、を備えたことを特徴とする受信機。
【請求項2】 前記のクロッキング手段が、前記の送信周波数より大きいタイミング周波数を与えるタイミング手段と、前記のタイミング周波数を前記の送信周波数に近似するように修正するクロック発生器と、を含むことを特徴とする請求項1に記載の受信機。
【請求項3】 前記の伝送を受信する手段は、少なくとも1つのデータラインと、前記のラインでの送信を検知する、前記の少なくとも1つのデータラインに接続された検出器と、を含むことを特徴とする請求項1に記載の受信機。
【請求項4】 前記のクロッキング手段は、さらに、前記のタイミング周波数を前記のデータ生成周波数に近似するように修正する第2のクロック発生器を含むことを特徴とする請求項2に記載の受信機。
【請求項5】 第1のデータレートで生成され、第1の送信レートで送信された非同期データを受信機により受信する方法であって、前記の受信機でデータを検知するステップと、検知されたデータを送信された非同期データとして確認するステップと、前記の確認されたデータを処理するステップと、を有することを特徴とする方法。
【請求項6】 前記の第1の送信レートに前記の受信機を自動的に同期させることを含む請求項5の方法。
【請求項7】 前記の受信機を自動的に同期させる方法は、連続した高周波数タイミングベースを与え、前記の高周波数タイミングベースを前記の第1の送信レートに近似するように修正することにより第2の送信レートを生成することを特徴とする請求項6に記載の方法。
【請求項8】 前記の高周波数タイミングベースを前記の第1の送信レートに近似するように修正することにより第2のデータレートを生成するステップを含む請求項7に記載の方法。
【請求項9】 前記の自動同期は、前記データの前記の検知に応答して実行されることを特徴とする請求項6に記載の方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、一般に非同期直接ベースバンド伝送回路の送受信に関するものである。特に、本発明は、データ生成周波数よりも低い周波数であって受信端でのタイミングベースのレートよりも周波数が十分に低い周波数のレートで送信されるパケット中の非同期データを提供するシステムに関する。
【0002】
【従来の技術】有線又は無線伝送メディアを介して、第1の送信周波数を有する送信側から受信側に非同期データを送るためには、情報を受信し、処理する適切なレートを受信側に与えるために、同期情報(Synchronizing information)を送信しなければならない。
【0003】
【発明が解決しようとする課題】しかし、連続したデータ流の場合、クリスタル/クリスタルオシレーターのような標準クロッキングソースでは時間に対する固有の不安定性のために、受信機で再生されたクロック信号の同期を維持するのが極端に難しい。その結果、送信された大部分の情報は、情報ビットだけでなく、情報ビットの処理のため受信機を同期させるための同期ビットをもつヘッドコードをも含む、非連続データパケットで提供される。受信機は、一般に、同期コードを受信し、同期周波数に受信機のクロッキングソースをセットするため、一般に中央処理ユニット、CPU又はマイクロプロセッサーを必要とする。データの消失を防止するべく、送信レートに対する情報の受信の同期を維持するため、高安定クロックソースが必要である。さらに、同期はハードウェアの時間の遅れと伝送メディアにより発生するノイズにより悪影響を受け得る。これらのどれも濾過して除くことができないし、CPUによる他の方法も考慮できない。ノイズスパイクは、早すぎる段階に又は伝送中に受信機クロックに偽のトリガーを生じ、情報データのどれか又は全てであるか又はそうでないかもしれないところの受信データの処理を開始するように関連処理回路を動作させる。処理が最初の情報ビットで正しく始まらなければ、偽のトリガーにより発生した同期エラーは、データパケット全体の消失を発生する。ハードウェアの遅れとタイミングソースの不安定性によるエラーは、単一より多いデータパケットの処理に影響し得る累積エラーの原因となる。したがって、必要なのは、各々の伝送データパケットに対して受信機を瞬間的に同期させ、累積エラーの影響を回避するシステムである。さらに、正確な同期を瞬間的に確認できる手段があれば、消失をシングルデータパケットの消失に限定できる。
【0004】この発明は、このような問題点を解決するためになされたものである。すなわち、本発明の目的は、到来データパケットの最初のビットを検知するやいなや、受信機を瞬間的に同期させ得るデータ送信及び回復システムを提供することである。本発明の他の、特定の目的は、実質的に瞬間的な同期を可能にする受信機で高周波タイミングベースを提供することである。また本発明の他の目的は、高安定タイミングソースを必要としないデータ送信及び回復システムを開示することである。さらに本発明の他の目的は、マイクロプロセッサーの使用を必要としない非同期データの受信と回復用の受信機を開示することである。さらに本発明の他の目的は、送信端から受信端へデジタルデータを提供する時、データの潜在的な消失を一つだけのデータパケットに制限することである。
【0005】
【課題を解決するための手段】上記の課題又その他の課題は、極端に高いレートでデータをサンプリングする受信機への非同期デジタルデータの伝送についての本発明により実現される。到来パケットのエッジ又は最初のビットを表す変化は実質上瞬間的に検知され、関連処理回路を動作させる。最適な効率のため、さらにこのシステムは、データ変換回路を動作させる前に、検知される変化が確かにデータパケットの最初のビットであったことを確認する手段を含む。
【0006】個別的には、この発明の装置は、第1のデータ周波数で生成され、第1の送信周波数で送信されるデータパケットを受信する受信機であって、前記受信機で少なくとも1つのクロッキング周波数を与えるクロッキング手段と、伝送データ受信用手段と、受信された伝送データがデータパケットであることを確認する手段と、前記の少なくとも1つのクロッキング周波数で前記の確認されたデータパケットを処理する手段とを備える。
【0007】また、前記のクロッキング手段が、前記の送信周波数より大きいタイミング周波数を与えるタイミング手段と、前記のタイミング周波数を前記の送信周波数に近似するように修正するクロック発生器とを含む。
【0008】また、前記の伝送を受信する手段は、少なくとも1つのデータラインと、前記のラインでの送信を検知する、前記の少なくとも1つのデータラインに接続された検出器とを含む。
【0009】また、前記のクロッキング手段は、さらに、前記のタイミング周波数を前記のデータ生成周波数に近似するように修正する第2のクロック発生器を含む。
【0010】また、この発明の方法は、第1のデータレートで生成され、第1の送信レートで送信された非同期データを受信機により受信する方法であって、前記の受信機でデータを検知するステップと、検知されたデータを送信された非同期データとして確認するステップと、前記の確認されたデータを処理するステップとを有するものである。
【0011】また、前記の第1の送信レートに前記の受信機を自動的に同期させる方法である。
【0012】また、前記の受信機を自動的に同期させる方法は、連続した高周波数タイミングベースを与え、前記の高周波数タイミングベースを前記の第1の送信レートに近似するように修正することにより第2の送信レートを生成する方法である。
【0013】また、前記の高周波数タイミングベースを前記の第1の送信レートに近似するように修正することにより第2のデータレートを生成するステップを含む方法である。
【0014】また、前記の自動同期が、前記データの前記の検知に応答して実行されるところの方法である。
【0015】
【作用】クロッキング手段は、少なくとも1つのクロッキング周波数を与える。確認する手段は、受信された伝送データがデータパケットであることを確認。処理する手段は、少なくとも1つのクロッキング周波数で、確認されたデータパケットを処理する。
【0016】また、タイミング手段は、送信周波数より大きいタイミング周波数を与える。クロック発生器は、タイミング周波数を前記の送信周波数に近似するように修正する。
【0017】また、データラインに接続された検出器はラインでの送信を検知する。
【0018】また、第2のクロック発生器はタイミング周波数を、データ生成周波数に近似するように修正する。
【0019】また、本発明の方法においては、受信機でデータを検知し、検知されたデータを送信された非同期データとして確認し、確認されたデータを処理する。
【0020】また、第1の送信レートに受信機を自動的に同期させる。
【0021】また、本発明の、受信機を自動的に同期させる方法は、連続した高周波数タイミングベースを与え、高周波数タイミングベースを第1の送信レートに近似するように修正することにより第2の送信レートを生成する。
【0022】また、高周波数タイミングベースを第1の送信レートに近似するように修正することにより第2のデータレートを生成する。
【0023】また、自動同期は、データの検知に応答して実行される。
【0024】
【実施例】本発明に従えば、送信機は、Fdのデータレートを有する連続したベースバンドデータ流を、データパケット列に含まれるべき情報ビットの連続したパケットに分割する。データパケット10は、図1に示されている<ヘッドコード12>+<情報ビット14>+<エンドコード16>の標準化されたフォーマットに従って構成される。ヘッドコード12の初めのビットは、データパケット10の開始の検知を容易にするため、データライン用の待機レベルと反対に設定される。したがって、ヘッドコードビットのバランス (balance) は、同期情報に必要でない。その結果、残りのヘッドコードビットは、後に詳細に検討するように、パケット認識のために設定できる。ヘッドコード12の後に送られる情報ビット14、すなわち「A」ビットは、受信機への伝送のため送信機での連続した非同期デジタルデータから連続して取られた情報データを含む。このようなデジタル情報は、オーディオ情報、オーディオ・ビデオ情報、グラフィックディスプレイデータ等を含む。最後に、エンドコード16が情報ビット14の後に提供される。このエンドコード16は、一般には、過去にエラー訂正に使用されてきた数ビットである。本システムでは、全てのエンドコードビットを理想的な状態でデータラインの待機レベルに設定しておいて、システムをリセットするため、このエンドコードビットを使用できる。少なくとも、エンドコード16の最終ビット、したがってデータパケット10の最終ビットは、次の到来パケットの初期ヘッドコード12における変化の検知を容易にするため、待機レベルにセットされる。
【0025】ヘッドコード、情報及びエンドコードビットを含む合計「B」総ビットから成る完全なパケットは、データ生成レートFdに対してFt>Fdの関係にあるFtの送信レートで伝送される。理想的な状態は、データレートFd及び送信レートFt間の関係は、「A」が情報ビットだけを表している場合「A」ビットを生成するためのビット時間Tdが、「B」がビットの全て(つまり、ヘッドコード、情報及びエンドコードビット)を表しているところの「B」ビットを備えたパケット送信用の送信時間Ttと同一であるようなものである。したがって、Ftの送信レートでの全てのビットのためのデータパケット送信時間は、データレートFdでの連続したデータ流からカットされた「A」情報ビットそのものを生成するための総時間に等しい。その結果、送信されたデータパケットは、次の関係に従って、連続したデータ流にあるかのように、受信端で処理されるところの連続したデータ流及びその中の情報と同一のネットレートで供給される。すなわち、B * Tt = A * Tdである。固定データレートFdと固定送信レートFtが与えられ、もし、この式を満足するAとBの値が見つからないならば、この式は次のように変形させても良い。すなわち、B * Tt + Tg = A * Tdとなる。ここで、Tgは隣接して送信されるパケット間のギャップ時間である。隣接したパケット間に導入される小さいギャップは、非連続である送信されたデータパケットになるが、最終的には、含まれる情報が受信端で回復されるところのレートには影響しない。
【0026】システムの受信端では、高周波数タイミングベースは連続して利用できる。その際、到来データのサンプリングが、データが送信されるレートであるFtよりもはるかに高い周波数レートで実行できる。その結果、エッジ又はラインでの一方のレベルから他方のレベルへの変化は、実質的に瞬間的に検知される。それから、検知されたエッジがデータパケットの最初のビットであることを確認するプロセスが直ぐに開始され、処理回路がデータパケット中の情報の受信と変換の準備を完了する。受信機に、同期データを解読し、高安定タイミングベースを必要とするローカルクロックをプログラミングするためにマイクロプロセッサーを含む必要がなくなる。むしろ、到来データパケットの変化又はエッジが検知されると、すぐにクロック信号を供給し始めるようにローカル受信機クロックを動作するところの、簡単なASICが使用できる。
【0027】特に図2には、本システムの受信端末でのクロック同期及びデータ回復方法が詳細に示されている。データパケットは、エッジ検出器201とデータサンプル・ホールド回路205に接続されているデータライン200により、送信機の固定送信レートFtで受信機に供給される。エッジ検出器201は、データライン200に過渡変化があるかどうかを確定する。上記の通りに、到来データパケットのヘッドコードの最初のビットはデータライン200の待機レベルとは反対に設定されるので、変化又はエッジが瞬間的に確認される。最初の変化エッジが検知されるやいなや、エッジ検出器201はFt’クロック発生器202を動作可能(enable)にする信号を送り、エッジ検出器201がミュート(mute)になる。またデータライン200によりデータを受信するように接続されているデータサンプル・ホールド回路205は、動作可能になったFt’クロック発生器202から受け取った信号を利用し、データを同期させ、ヘッドコード発生器・ビット比較器206に、またデータ変換器211に、同期させたデータを送る。
【0028】タイミングベースとして連続して動作する高周波タイミングベースF0、203を有するFt’クロック発生器202が動作可能になれば、この発生器202は、最初その立ち上がりエッジを有するローカル再生クロック信号Ft’を、データサンプル・ホールド回路205に、ヘッドコード発生器・ビット比較器206に、データ変換器211に、またFt’ロジックコントロール207へそれぞれ送信する。Ft’クロック発生器202は、Fd’クロック発生器204と共に、203で示されている高周波タイミングベースF0、203によって駆動される。高周波数タイミングベースF0は、本発明に必要な高周波数F0(F0>>Ft)を与えることができるクリスタル/クリスタルオシレーター又は他のクロッキングソースにより提供できる。後で詳細に説明する本システムのような低い安定性要求であれば、低コストクリスタル/クリスタルオシレーター(例えば、±100ppmの安定性を有するもの) を使用できる。ここでの定義により、高周波数F0は、データレートFd又は送信レートFtのどちらよりもはるかに大きく選ばれている。周波数の関係はFd=F0/M と Ft=F0/Nである。ここで、MとNは整数である。さらに、MとNの整数は受信機にローカル再生クロックを提供するのに使用され、ローカル的に再生されたデータ周波数Fd’はFd’=F0/Mになり、ローカル的に再生された送信周波数Ft’はFt’=F0/Nになり、これにより、元のクロックと受信機のクロック間の潜在的な相違が最小になる。
【0029】ローカル的に再生される送信クロックFt’は、高周波数タイミングベースF0、203により駆動されるFt’クロック発生器202中のNデバイダーの出力である。このデバイダーは、エッジ検出器201からの信号の時、送信された各々のデータパケットの初期ビットの最初の変化により動作可能になり、送信されたデータクロックFt’を実質的に瞬間的に提供する。上記のように、Nデバイダーの値はF0とFtとの関係で選ばれ、送信されたクロックレートFtに最も密接に同期させているローカル的に再生された送信クロックレートFt’を供給する。送信された又はデータレートよりも十分に早い連続した高周波タイミングベースF0を供給することにより、各々N及びMデバイダーを有するローカルクロック発生器202と204は、1/F0+TdのFtとFt’間のタイミング差を伴い、またTdがFt’クロック発生器202でのなんらかの付随ハードウェアの遅れを伴って、受信機での同期を実質的に瞬間的に達成できる。同様に、FdとFd’間の最大のクイミング差は1/F0+Td’になる。この場合、Td’はFd’クロック発生器204のハードウェアによる遅れである。
【0030】ヘッドコード発生器・ビット比較器206はFt’クロック信号を受取り、データサンプル・ホールド回路205から受け取ったデータを分析し、到来パケットが有効なデータパケットであることを確認する。有効と確認されないならば、Ft’クロック発生器202が、例えば、データラインに現れたノイズから又はデータパケットの最初でないところの検知された変化からの「偽」の変化の検知に基づき、動作可能になっていると結論されねばならない。Ft’クロック信号下で動作するデータサンプル・ホールド回路205はヘッドコード発生器・ビット比較器206に同期したデータを出力する。ヘッドコード発生器・ビット比較器206中では、変化ビットに続くビットは、ビットのプリセット標準ヘッドコードパターンとのビット毎の比較に供される。このパターンは、このシステムで送信・回復された全てのデータパケットのパケット確認用として確立されている。事前に確立されている標準は、情報又はデータパケットのエンドコードセグメント用のビットを組み立てるのに使用されるパターンからの固有の相違を有するヘッドコードビットパターンを与える。このようなコーディングパターン又はルールは、ノイズにより起こるデータライン上の検知された変化又は初期ビット変化と反対のパケット内にあって検知された変化の確認を容易にする。
【0031】検知された検知ビットに続く到来データビットが、送信されたデータパケットのヘッドコードとして、ヘッドコード発生器・ビット比較器206により確認されるならば、Ft’クロック発生器202がノイズ又は中間パケット変化によりトリガーされておらず、そしてこのヘッドコードに続く「A」ビットが情報ビットであると結論できる。ヘッドコード発生器・ビット比較器206はコントロール信号をデータ変換器211に送出し、シリアル/パラレル変換器の入力を動作可能にし、そしてそれは、データサンプル・ホールド回路205から情報ビットを受け取る。ヘッドコード発生器・ビット比較器206による信号と同時に、Ft’ロジックコントロール207はコントロール信号のシーケンスの送出を開始する。後に詳述するように、ヘッドコードビットが比較されないならば、Ft’ロジックコントロール207はヘッドコード発生器・ビット比較器206から信号を受取るので、Ft’ロジックコントロール信号のシーケンスは生成されない。しかし、ヘッドコードビットがマッチすれば、ヘッドコードの最終ビットが標準と比較され、確認された後、Ft’ロジックコントロール207がヘッドコード発生器・ビット比較器206を動作禁止(disable)にする信号を送る。パケットの情報セグメントの最終ビットの立ち上がりエッジがFt’ロジックコントロール207により検知され、したがって情報ビットがデータ変換器211のシリアル/パラレル入力に与えられるとすぐに、Ft’ロジックコントロール207はデータ変換器211にパルス信号を送り、データの処理が開始される。さらに、Ft’ロジックコントロール207は、タイミング補正器210とFd’ロジックコントロール209にパルス信号を送り、これにより、代ってFd’クロック発生器204が動作可能になり、F0タイミングベースとMデバイダーを使用して、ローカル的に再生されたデータクロックFd’をデータ変換器211に送ることができる。
【0032】Ft’ロジックコントロール207からパルス信号を受け取るタイミング補正器210は受け取ったパケットの数を計数する。パケットの必要なプリセット数を受け取った後、タイミング補正器210はリセットコントロール208に信号を送る。したがって、リセットコントロール208は、エッジ検出器201、Ft’ロジックコントロール207、ヘッドコード発生器・ビット比較器206をリセットする信号を送る。次に、エッジ検出器201はFt’クロック発生器202を動作禁止にする信号を送り、受信機はデータライン上の次の過渡変化の検知に備える。したがって、本質的に、タイミング補正器210はデータパケットの受信の終了の信号を出す。タイミング補正器210は、システムがシングルパケット又はパケットのなんらかのプリセット数を受け取った後、リセットするように調整される。受信機中のデータクロックの不安定性により又は送信機中のデータクロックの不確実性により生成された累積タイミング差を制限するようにリセットサイクルが選ばれる。リセットサイクルの最大値は、高周波数タイミングベースF0、203の安定性だけでなく、F0対Ftの比率とパケットの長さを含む幾つかの要因により決まる。受信機はパケット毎にリセットでき、Ft’がパケット毎にリセットされるので、これにより、全てのパケットの同期と、1つの送信から次の送信に運ばれるタイミングエラーが累積しないこと、とを保証する。一方、送信レートよりも十分に大きい値を有する安定したクロッキングソースF0を仮定すれば、クロック関連遅れとハードウェア遅れの両方が、有意な累積効果を有しないパケット当たり1/F0の範囲において僅かなエラーをもたらすので、ローカル的に再生されたクロックを連続してリセットする必要がない。
【0033】タイミング補正器210がFt’ロジックコントロール207からパルス信号を受信し、計数すると同時に、Fd’ロジックコントロール・リセット209もFt’ロジックコントロール207からパルス信号を受信する。パルス信号が209で受信されたら、Fd’ロジックコントロール・リセット209は、直ぐにFd’クロックの立ち上がりエッジを送るFd’クロック発生器204を動作可能にする。上記の通り、Fd’クロックは、Ft’クロックのように、高周波タイミングベースF0、203により駆動される。F0ベースは、Fd’クロック発生器204中のMデバイダーにより分割され、ローカル的に再生されたデータクロックFd’が提供される。Fd’クロックは、Fd’ロジックコントロール209、データ変換器211及びデジタル/アナログ(D/A)変換器212に提供される。
【0034】図示されているデータ変換器211は次の2つの主要な機能を有する。すなわち、直並列変換と並直列変換である。明らかに、データ変換器211が並列入力を受け取ることができる接続された回路又はコンポーネントにその出力を送る時、もっと簡単なデータ変換器を使用できるだろう。しかし、ここでの説明のため、直列出力用に共通のS/P−P/Sユニットが説明されている。データ変換器211中の直並列、S/P変換器は受信されたデータパケットからチャンネル情報ビットを抽出するために使用され、Ft’クロック下で動作する。全ての情報ビットがS/P変換器のシフトレジスターにシフトした後、S/P変換器はFt’ロジックコントロールから送られたコントロール信号を利用して、並直列、P/S変換器へ情報ビットをダウンロードする。Ft’ロジックコントロール207からのパルス信号の立ち上がりエッジは、並直列(P/S)変換器入力への情報ビットの「ダウンロード」をトリガーする。P/S変換器は、Fd’クロック発生器204で生成したデータクロックFd’下で動作する。P/S変換器では、サンプルのため、この方法で左/右チャンネル情報を分離する必要を仮定して、直列チャンネルデータが抽出される。クロック信号Fd’の立ち上がりエッジで、直列データ流が送られ、高品質アナログ信号を再構成するD/A変換器212用の左/右チャンネルシリーズデータ流が得られる。D/A変換器212へのデータ出力は、データパケットが受信機で受信された後、1パケット長遅れる。D/A変換器212へのデジタルデータのローディグのタイミングを取るため、また全てのビットがD/A変換器212にロードされた後、Fd’ロジックコントロール自体をリセットするため、クロッキングパルスがFd’コントロールブロックから得られる。
【0035】Fd’ロジックコントロール209は、Fd’クロックサイクルのプリセット数毎に、1つの狭いパルスを生成する。このパルスは、デジタルデータをD/A変換器212にローディングするため、またFd’ロジックコントロール自体をリセットするため、使用される。このプリセット数は情報データに関連する。例えば、情報データが、チャンネル当たり16ビットの分解能を有するコンパクトディスク(CD)システム用の二重左/右チャンネル情報であれば、Fd’ロジックコントロール 209は、左及び右オーディオ出力を与えるため二重16ビットデータをD/A変換器212にロードするため使用されるパルスと共に、16Fd’クロックサイクル毎に1つのパルスを生成することになる。最終パルスで、Fd’ロジックコントロールはそれ自体をリセットする。パケットの最終ビットの立ち上がりエッジが検知された後、Ft’ロジックコントロール207はリセットコントロール208へコントロール信号を送る。リセットコントロールは、ヘッドコード発生器・ビット比較器206、データサンプル・ホールド回路205、Ft’ロジックコントロール207とエッジ検出器201をリセットするため、信号を送る。上記の通り、エッジ検出器201はFt’クロック発生器202を動作禁止にし、データラインの次の変化を待つ。
【0036】ビット毎の比較中、もしヘッドコード発生器・ビット比較器205がヘッドコード標準の関連ビットとマッチしないビットを発見すれば、Fd’ロジックコントロール209とリセットコントロール208に信号を与え、直ぐにシステムをリセットし、Ft’クロック発生器202を動作禁止にし、エッジ検出器201を再動作可能にする。リセットコントロールはシーケンシャルコマンドを生成し、エッジ検出器201、ヘッドコード発生器・ビット比較器206、データサンプル・ホールド回路205、タイミング補正器210とFt’ロジックコントロール207を直ぐリセットする。Fd’ロジックコントロール209は、Fd’クロック発生器204が既に動作可能にされていない限り、それ自体をリセットする。Fd’クロック発生器204が動作可能になれば、前のデータパケットはなお処理しなければならず、破壊できない。したがって、Fd’のロジックコントロールは、上記の通り、自分のコントロール信号を受信するまで、リセットされない。ヘッドコード発生器・ビット比較器206がビット毎に比較して、到来信号をチェックしたとすれば、上記の通りに、システム内で不正確な変化検知が直ぐに確認され、失ったデータビットの最大数はシングルデータパケット中のビットのバランス(balance)にすぎなくなるだろう。
【0037】本発明をシステムに応用するため、例示により、40ビットパケットは図1に示されるフォーマットで構成される。CD録音の質がアナログ信号の伝送により維持できないので、アナログ信号をデジタル化しなければならない。送信機では、アナログデジタル信号は、16ビット(CD質)分解能を有するA/D(アナログ・ツー・デジタル)変換器を使用して、デジタル信号に変換される。A/D変換器の出力は、1つずつが左と右のチャンネル情報を運ぶ、2つの連続データ流である。別々の左及び右チャンネルデータ流はエンコーダに送られ、エンゴーダーで、時間多重化され、Fdのデータレートの40ビットデータパケットの単一流に再構成される。再度、図1を参照すれば、40ビットのパケット10は、データクロック同期とデータパケット確認用の6ビットヘッドコード12、左チャンネル情報の16ビットと右チャンネル情報の16ビットを含む多重化された二重オーディオチャンネル情報の32ビット14、また隣接して送信されたデータパケットを分離し、ハードウェア回路により起こるデータ処理時間の遅れがあれば、これを補正するための2ビットエンドコード16を含む。以下で述べるように、1つのパケットの最後の2つのビットはパケット毎の最初のビットのセッティングと反対に、データラインの待機レベルにセットするのが望ましく、これにより、受信機中のエッジ検出器により新たに送られる各々のデータパケットの最初のビットでの変化の確認を容易にする。
【0038】エンコーダーから、Motorola CO.,のFSKシングルチップモジュレーターのような標準モジューレーターによる復調のため、送信レートFtでの分配又は送信のため、データパケットの連続流が与えられる。受信機では、FSK送信の受信時の主な機能は、同期クロックFt’及びFd’の再生、到来データパケットのデコーディング(解読)、左と右チャンネルデータ情報の分離、そして必要なコントロール信号のD/A変換器への供給である。受信機コンポーネントは、基本的に、図2のブロック図に図示されているものと同一で、処理ステップのシーケンスは上記の通りである。データ変換器211では、左及び右チャンネル情報は入力データ流から抽出され、ローカルに再生されたデータクロックFd’及び左と右スピーカーからのアナログ信号の下でD/A変換器212に送られる。
【0039】関連技術にたけた者が添付の請求の範囲の精神と範囲から外れずに、同期データ伝送と回復システムへこの理論を応用できると考えられるが、本発明は予期される用途を事例として説明されている。
【0040】
【発明の効果】この発明は上記のように構成されているので、以下に示すような効果を生じる。
【0041】受信機において、少なくとも1つのクロッキング周波数を与えるクロッキング手段と、受信された伝送データがデータパケットであることを確認する手段と、少なくとも1つのクロッキング周波数で前記の確認されたデータパケットを処理する手段とを設けたので、受信端末での殆ど瞬間的に近い同期とデータ回復が可能である。
【0042】また、受信方法において、データを検知するステップと、検知されたデータを送信された非同期データとして確認するステップと、確認されたデータを処理するステップと、を有するので、受信端末での殆ど瞬間的に近い同期とデータ回復が可能である。




 

 


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